基于FPGA 的衛(wèi)星便攜站的同步數(shù)字復(fù)接器的設(shè)計

　　1.2 設(shè)計方案

　　1.2.1 幀結(jié)構(gòu)

　　該單元不要求與其他復(fù)分接設(shè)備互聯(lián)互通，所以采用自定義的幀結(jié)構(gòu)。幀頭采用集中幀碼，幀頭固定為12 bits。幀結(jié)構(gòu)如表1 所示。

　　根據(jù)表1 可以計算出每幀的幀長L 為7 680 bit，線路速率R 為768 kbps 時，幀周期T 為：

　　幀頻F s 為：

表1 幀結(jié)構(gòu)

　　1. 2. 2 復(fù)接器

　　復(fù)接器部分負責(zé)將各支路信息數(shù)據(jù)和幀頭合成一路數(shù)據(jù)流。它由時鐘發(fā)送電路、數(shù)據(jù)接收存貯器、數(shù)據(jù)緩沖單元和數(shù)據(jù)復(fù)接電路組成。時鐘發(fā)送電路產(chǎn)生復(fù)接各支路信息數(shù)據(jù)所需的時隙，時鐘通過使用內(nèi)部時鐘源或由接收時鐘鎖相得到； 數(shù)據(jù)接收存貯器為一雙口RAM，用來接收數(shù)字音頻數(shù)據(jù)； 數(shù)據(jù)緩沖單元用來把同步數(shù)據(jù)等數(shù)據(jù)的相位調(diào)整到滿足可以進行復(fù)接的相位； 數(shù)據(jù)復(fù)接電路將上述數(shù)據(jù)合成一路線路數(shù)據(jù)； 復(fù)接器的組成框圖如圖2 所示。

圖2 復(fù)接器組成框圖