基于FPGA 的衛(wèi)星便攜站的同步數(shù)字復(fù)接器的設(shè)計

　　1. 2. 3 分接器

　　分接器負(fù)責(zé)將一路數(shù)據(jù)流分解成各個支路信息數(shù)據(jù)。它包括數(shù)據(jù)分接電路、時鐘恢復(fù)電路、數(shù)據(jù)接收存貯器和數(shù)據(jù)緩沖單元等部分。時鐘恢復(fù)電路產(chǎn)生解幀所需的各種時鐘和相應(yīng)的支路時隙，這些時鐘和接口接收的數(shù)據(jù)一起送入數(shù)據(jù)分接電路，搜索幀同步字，當(dāng)滿足同步規(guī)則后判為同步，同時強(qiáng)迫時序與數(shù)據(jù)幀同步對應(yīng)，將各支路信息數(shù)據(jù)分接，并送相應(yīng)的解碼單元，不同步給出同步/ 失步告警信號；數(shù)據(jù)接收存貯器為一雙口RAM，用來發(fā)送數(shù)字音頻數(shù)據(jù)； 數(shù)據(jù)緩沖單元用來把分接的同步數(shù)據(jù)的相位調(diào)整到滿足數(shù)據(jù)接口的相位。復(fù)接器的組成框圖如圖3 所示。

圖3 分接器組成框圖

　　1. 2. 4 幀同步字檢測

　　對于集中幀同步字方式，幀同步字在數(shù)據(jù)流中是若干個連續(xù)的碼元，占據(jù)相鄰的時隙，因此幀碼檢測電路比較簡單，可由位數(shù)等于幀碼個數(shù)的D 觸發(fā)器和與門構(gòu)成。數(shù)據(jù)由時鐘逐位打入D 觸發(fā)器中,一旦12 位幀碼都移入D 觸發(fā)器中，即12 個D 觸發(fā)器輸出為幀同步字，則與門輸出一個脈沖，否則與門沒有輸出。為防止假同步，連續(xù)3 次搜索到幀同步字才認(rèn)為設(shè)備同步，否則重新搜索。當(dāng)信道誤碼率較高時，為避免設(shè)備頻繁失步，當(dāng)連續(xù)3 次失步才認(rèn)為設(shè)備失步。

　　采用上述方法既可以防止假鎖，又可以避免啟動不必要的同步搜索，使設(shè)備工作更加穩(wěn)定可靠。

　　所有以上功能除接口轉(zhuǎn)換及時鐘鎖相外，全部使用FPGA 器件，采用硬件設(shè)計語言實現(xiàn)。并按功能模塊化設(shè)計，具有很好的重用性，可以方便地進(jìn)行移植。

　　1. 2. 5 仿真與實現(xiàn)

　　該復(fù)接器是在Altera 公司的QuartusII5. 1 作為硬件開發(fā)平臺，完全采用VHDL 硬件描述語言編寫,并在QuartusII5. 1 的開發(fā)環(huán)境下進(jìn)行時序仿真，系統(tǒng)仿真波形良好，除了允許范圍內(nèi)的信號延遲外，能準(zhǔn)確實現(xiàn)數(shù)字信號的復(fù)接和分接，經(jīng)過編譯下載到可編程器件中，程序已通過了綜合實驗，獲得很好的效果，滿足了工程的需要。

　　2 系統(tǒng)同步性能分析

　　在傳輸過程中，由于信道噪聲的影響，不可避免地將在傳輸碼流中引入誤碼，從而導(dǎo)致系統(tǒng)同步的丟失。同步丟失是一個非常嚴(yán)重的問題，它將導(dǎo)致主觀質(zhì)量的嚴(yán)重下降，甚至使得整個系統(tǒng)不能正常工作。因此，復(fù)分接系統(tǒng)同步性能的好壞，是影響整個系統(tǒng)性能的關(guān)鍵環(huán)節(jié)。

　　在發(fā)送端，復(fù)分接系統(tǒng)輸出數(shù)據(jù)流幀長為L =7 680 bit。在每幀的起始，是固定數(shù)值的同步幀頭,碼長為N = 12 bit，根據(jù)文獻(xiàn)[ 3] ，有平均搜捕時間：

　　式( 3) 中，P 1 為同步字上的虛漏概率； Py 為非同步字上的虛警概率； T 為數(shù)據(jù)幀周期。如果信道的平均比特誤碼率，傳送流的速率R =768 kbit / s，那么P1 = NP = 0. 001 2，P y = 2^-12=0. 000 2， T = L / R， 于是Ta = 12. 68 ms。

　　如果不考慮虛警概率的影響，平均確認(rèn)失幀時間為：

　　式( 4) 中，β為后向保護(hù)參數(shù)，即在連續(xù)β次發(fā)現(xiàn)同步字丟失后才進(jìn)入失步狀態(tài)。取β = 3，那么Td= 25 ms。另外，平均失幀時間為:

　　式( 5) 中，a為前向保護(hù)參數(shù)，即在連續(xù)a次找到同步字后才進(jìn)入同步狀態(tài)。a= 3，那么Tr = 50 ms。而平均同步持續(xù)時間為:

　　所以T1= 1 607 h。從上面的分析中可以看出復(fù)分接系統(tǒng)即使在不進(jìn)行誤碼保護(hù)的情況下，也能在較短的時間內(nèi)確認(rèn)失幀，并很快搜捕到同步； 同時在同步狀態(tài)保持很長的時間。因此，該復(fù)分接系統(tǒng)具有較好的同步性能，在一定的誤碼保護(hù)措施下能夠滿足實際要求。

　　3 結(jié)束語

　　設(shè)計的數(shù)字復(fù)接系統(tǒng)的各個部分，都可以在FPGA 芯片上用VHDL 編程實現(xiàn)。整個復(fù)分接系統(tǒng)功能就可以集成在一塊芯片上，既節(jié)省了硬件資源,減少外部走線，簡化了系統(tǒng)，而且該設(shè)計便于擴(kuò)展,方便反復(fù)編寫和修改程序，只需修改FPGA 中相應(yīng)控制參數(shù)和外接的監(jiān)控信息就可以實現(xiàn)速率可變和幀結(jié)構(gòu)可變的復(fù)接與分接。實驗表明，該系統(tǒng)在FDMA 便攜式衛(wèi)星傳輸平臺中起到了重要作用，可提高信道的利用率和傳輸容量。