基于FPGA的視頻采集與顯示模塊設(shè)計(jì)

　　2 圖像采集和Video_to_VGA模塊設(shè)計(jì)

　　由ADV7181輸出的itu_r65*:2:2格式的視頻數(shù)據(jù)流格式如圖2所示。圖中， EAV和SAV為兩個(gè)基準(zhǔn)信號(hào)， 要想獲得有效視頻數(shù)據(jù)， 就得首先檢測(cè)到SAV。操作時(shí)， 首先要對(duì)FF0000進(jìn)行檢測(cè)， 然后再根據(jù)XY提取F、H來判斷SAV基準(zhǔn)信號(hào)。XY一般由8位數(shù)據(jù)組成， 圖3所示是其位格式表示。

圖2 itu_r65*:2:2格式視頻數(shù)據(jù)流

圖3 XY各位表示

　　2.1 ITU_R656_DECODER模塊設(shè)計(jì)

　　圖3中， XY的第七位為場(chǎng)信號(hào)， F為0表示第一場(chǎng)， F為1表示第二場(chǎng)； XY的第六位為場(chǎng)消隱信號(hào)， V為0表示數(shù)據(jù)是有效信號(hào)， V為1表示數(shù)據(jù)處于場(chǎng)消隱階段； XY的第五位為有效數(shù)據(jù)開始結(jié)束信號(hào)， H為0表示有效視頻數(shù)據(jù)開始信號(hào)，H為1表示有效視頻數(shù)據(jù)結(jié)束； 而P0、P1、P2、P3為保護(hù)比特。操作時(shí)首先要檢測(cè)FF 00 00， 然后提取F、V、H等信號(hào)， 最后再根據(jù)這些信號(hào)信息對(duì)視頻數(shù)據(jù)進(jìn)行相應(yīng)的處理。圖4所示是本圖像采集系統(tǒng)的總體框圖。

圖4 系統(tǒng)總體框圖

　　Video_to_VGA 模塊主要由ITU_R656_DECODER模塊和YCbCr2RGB模塊組成， 這里先對(duì)ITU_R656_DECODER模塊進(jìn)行設(shè)計(jì)。圖5所示是ITU_R656_DECODER模塊的設(shè)計(jì)原理框圖。

　　設(shè)計(jì)時(shí)， 首先應(yīng)構(gòu)建串轉(zhuǎn)并模塊， 以便對(duì)有效信號(hào)中的串行YCbCr信號(hào)進(jìn)行分離， 然后對(duì)亮度色差信號(hào)分別進(jìn)行處理， 以同時(shí)產(chǎn)生field和13.5M的Ypix_clock信號(hào)； 接著對(duì)TD_HS進(jìn)行倍頻以產(chǎn)生HSX2， 再通過三個(gè)dui_port_c1024模塊將4:2:2的視頻信號(hào)轉(zhuǎn)換為4:4:4的視頻信號(hào)。其中，在dui_port_c1024模塊中使用乒乓操作， 以實(shí)現(xiàn)對(duì)數(shù)據(jù)的連續(xù)處理， 讀時(shí)鐘為寫時(shí)鐘的2倍， 即寫入一行數(shù)據(jù)， 讀出后變?yōu)閮尚校?這樣可實(shí)現(xiàn)奇行代替偶行， 從而實(shí)現(xiàn)去交織(由于人眼對(duì)奇行偶行數(shù)據(jù)分辨力較差， 故允許這種處理方式)，輸出的Y， Cb， Cr用于后期所要使用的10位RGB信號(hào)， 而Ypix_clock、HSX2和VSX1則用于產(chǎn)生VGA的時(shí)序信號(hào)。