基于FPGA的24×24位低功耗乘法器的設(shè)計
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式中：Pdynamic是動態(tài)功耗；Pshort是短路功耗；Pleakage是漏電流功耗。當(dāng)CMOs的輸入信號發(fā)生翻轉(zhuǎn)時，會形成一條從電源到地的電流Id對負(fù)載電容進(jìn)行充電，從而產(chǎn)生Pdynamic。一般情況下，Pdynamic占系統(tǒng)功耗的70 ％～90％。因此，有效地降低Pdynamic也就降低了電路功耗。
為了降低CMOS輸入信號的翻轉(zhuǎn)活動率，本文對部分積相加過程中用到的全加器和半加器進(jìn)行了必要的改進(jìn)，從而避免當(dāng)乘數(shù)y的某一位是“0”時輸入信號的翻轉(zhuǎn)，本文的全加器和半加器的結(jié)構(gòu)如圖3所示。本文引用地址：http://m.butianyuan.cn/article/191368.htm
圖3中，xi+1，xi分別是被乘數(shù)的某一位，yi是乘數(shù)的某一位，ci，ci+1，co是加法器的進(jìn)位輸出信號，si是加法器的和。
從圖1中可以看到，y經(jīng)過編碼以后得到兩個數(shù)b和c，其中，b是24位二進(jìn)制數(shù)，c是21位二進(jìn)制數(shù)。由式(5)可得到下式：
z=x×b-x×c (7)
為了降低乘法器的延遲，將b和c分別分成三部分(即 b[23：16]，b[15：8]，b[7：0]，c[20：16]，c[15：8]和c[7：O])，x分別與這6個數(shù)相乘可以得到6組部分積，每一組部分積分別采用圖4所示的陣列加法器相加，即得到6個部分積和(sb2，sb1，sb0，sc2，sc1，sc0)。圖4中的HA，F(xiàn)A0，F(xiàn)A1分別對應(yīng)圖3中的HA，F(xiàn)A0，F(xiàn)A1；ADD是FA0改進(jìn)前的全加器。則sb2，sb1和sb0錯位相加可以得到x×b的積sb，sc2，sc1和sc0錯位相加可以得到x×c的積sc，所有這些錯位相加以及得到最后的乘積z都是通過超前進(jìn)位加法器來實現(xiàn)的。
在由sb，sc得到z的兩個47位二進(jìn)制數(shù)相加過程中，用到了3個如圖5所示的16位二進(jìn)制加法器，它包括4個4位超前進(jìn)位加法器和1個超前進(jìn)位單元(其中，Pi為進(jìn)位傳播函數(shù)，Gi為進(jìn)位產(chǎn)生函數(shù))。錯位相加過程中用到的超前進(jìn)位加法器與圖5中16位超前進(jìn)位加法器結(jié)構(gòu)類似，在此不再闡述。
4 仿真與功耗測試結(jié)果
圖6所示是乘法器的功能仿真波形圖，可以看到，本文所介紹的乘法器的功能是正確的。
本文所介紹的乘法器是由VerilogHDL編程實現(xiàn)的，因此，在Altera的FPGA芯片EP2C70F896C中進(jìn)行功耗測試，功耗測試過程中環(huán)境變量設(shè)置如表1所示。
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