基于FPGA的24×24位低功耗乘法器的設(shè)計

對功耗的測試時間是1μS。在測試時間內(nèi)，給乘法器加入不同的測試激勵，觀察功耗變化情況，為了說明本文提出的算法的優(yōu)越性，同時也測試了由現(xiàn)有的兩種編碼算法所實現(xiàn)的乘法器，測試結(jié)果分別如表2～表4所示(其中，whole表示表格前部的測試激勵在測試時間內(nèi)依次輸入)。

從圖6中可以看出，在測試時間內(nèi)，當(dāng)測試激勵保持不變時，FPGA芯片的核動態(tài)功耗0．00 mW，總功耗比較小，用三種編碼算法實現(xiàn)的乘法器功耗差別不大，說明在只進(jìn)行一次乘法運算時，COMS的輸入信號基本沒有翻轉(zhuǎn)；當(dāng)輸入激勵在測試時間內(nèi)變化，即在whole狀態(tài)時，三個乘法器都有動態(tài)功耗，說明CMOS的輸入信號隨著電路輸入信號的變化而翻轉(zhuǎn)。本文介紹的乘法器的總功耗比文獻(xiàn)介紹的算法降低了3．5％，比基于Booth-Wallace Tree的乘法器的功耗降低了8．4％。

5 結(jié)語
本文介紹了一種新的編碼方法，它相對于文獻(xiàn)中的編碼可以進(jìn)一步降低乘數(shù)中“1”的數(shù)量，從而進(jìn)一步降低了乘法器的功耗；另外，還對傳統(tǒng)的全加器和半加器進(jìn)行了改進(jìn)，從而降低CMOS輸入信號的翻轉(zhuǎn)率，從而降低了功耗。并且，通過在Altera公司的FPGA芯片EP2C70F8 96C中進(jìn)行功耗測試，可以看出本文介紹的乘法器的功耗比文獻(xiàn)中介紹的乘法器的功耗降低了3．5％，比基于Booth-Wallace Tree的乘法器的功耗降低了8．4％。