基于DSP Builder數(shù)字信號(hào)處理器的FPGA設(shè)計(jì)

2．4 基于Simnlink的系統(tǒng)VHDL代碼生成
完成模型設(shè)計(jì)后，先在Simulink中對(duì)模型進(jìn)行系統(tǒng)仿真，即通過Simulink中的2通道示波器Scope模塊查看仿真結(jié)果。DSP Builder可提供QuartusⅡ軟件和MATLAB／Simulink工具之間的接口，即Signal Compiler模塊。
若通過系統(tǒng)仿真，該系統(tǒng)已達(dá)到設(shè)計(jì)要求，雙擊SignalCompiler模塊，設(shè)置好相關(guān)參數(shù)后，即可將模型文件．mdl轉(zhuǎn)化為硬件描述語(yǔ)言文件．vhd，并可對(duì)其進(jìn)行綜合。之后在OuartusⅡ環(huán)境中，打開DSP Builder，建立的QuartusⅡ工程文件，就可以對(duì)生成的VHDL代碼進(jìn)行器件配置、引腳設(shè)定、編譯、時(shí)序仿真、硬件下載等工作。
2．5 基于QuartusⅡ的時(shí)序仿真
在Simulink中進(jìn)行的系統(tǒng)仿真是針對(duì)算法實(shí)現(xiàn)的，與目標(biāo)器件和硬件系統(tǒng)沒有關(guān)系，其仿真結(jié)果并不能精確反映電路的全部硬件特性，因此，需要對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。
在QuartusⅡ環(huán)境中，打開DSP Builder建立的QuartusⅡ工程文件，對(duì)上述的VHDL代碼進(jìn)行時(shí)序仿真。圖4為在OuartusⅡ7．O環(huán)境下FIR數(shù)字濾波器時(shí)序仿真圖。圖4中clock為系統(tǒng)時(shí)鐘，sclrp為清零信號(hào)，xin為輸入數(shù)據(jù)，yout為濾波器的輸出結(jié)果。

由式(2)知：若xin{1，-5}，h(n)={-22，-33，-13，41，108，154，154，108，41，-13，-33，-22}，則濾波器的輸出yout的理論結(jié)果為：yout=xinh(n)={-14，-56，-14，53，128，180，178，124，42，-31，-64，-56，-14，28}?？梢姡O(shè)計(jì)的FIR數(shù)字濾波器在QuarmsII 7．0中進(jìn)行時(shí)序仿真得到的輸出結(jié)果和理論上計(jì)算得到的結(jié)果是完全一致的。

3 實(shí)際硬件測(cè)試
只進(jìn)行工程軟件仿真遠(yuǎn)遠(yuǎn)不夠，還必須進(jìn)行硬件實(shí)時(shí)測(cè)試。在硬件實(shí)際運(yùn)行時(shí)，可以從外部信號(hào)源接入器件內(nèi)部或者在其內(nèi)部存儲(chǔ)正弦波數(shù)據(jù)。這里采用后者，即在頂層文件中引入LPM_ROM宏模塊，在其中存入頻率分別為0．5和8 kHz2個(gè)正弦波迭加信號(hào)數(shù)據(jù)的．hex文件．FIR濾波器模塊直接從ROM中讀取數(shù)據(jù)，測(cè)試電路如圖5所示。
在QuartusⅡ環(huán)境中，對(duì)測(cè)試電路進(jìn)行編譯，下載到cyclone系列EP1C12Q240C8器件后，就可以對(duì)硬件進(jìn)行測(cè)試。采用Ahem公司的Signal-TapⅡ嵌入式邏輯分析儀進(jìn)行芯片測(cè)試，用戶無(wú)需外接專用儀器，就可以通過FPGA器件內(nèi)部所有信號(hào)和節(jié)點(diǎn)的捕獲對(duì)系統(tǒng)故障進(jìn)行分析和判斷，而又不影響原硬件系統(tǒng)的正常工作。
經(jīng)嵌入式邏輯分析儀得到的實(shí)時(shí)波形如圖6所示。實(shí)際測(cè)試發(fā)現(xiàn)，經(jīng)過設(shè)計(jì)的低通濾波器后，高頻信號(hào)被濾除，只有低頻信號(hào)輸出，濾波效果滿足系統(tǒng)要求。需要注意的是，SignalTapⅡ嵌入式邏輯分析需工作在JTAG方式，在調(diào)試完成后，需將SignalTapⅡ移除設(shè)計(jì)，以免浪費(fèi)資源。

4 結(jié)束語(yǔ)
由以上設(shè)計(jì)過程可知，基于Matlab／Simulink／DSP Builder／OuartusⅡ的設(shè)計(jì)流程，可以幫助設(shè)計(jì)者完成基于FPGA的數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)。使用相對(duì)獨(dú)立功能的電路模塊和子系統(tǒng)進(jìn)行模塊化的設(shè)計(jì)，避免了繁瑣的VHDL語(yǔ)言編程；設(shè)計(jì)者只要對(duì)DSP Builder模塊庫(kù)中相應(yīng)模塊的基本參數(shù)進(jìn)行簡(jiǎn)單設(shè)置，而不需要對(duì)各模塊具體的實(shí)現(xiàn)過程進(jìn)行詳細(xì)了解，甚至不需要了解FPGA本身和硬件描述語(yǔ)言，極大縮短了開發(fā)周期。而且隨著技術(shù)的發(fā)展，F(xiàn)PGA的性能越來越高，價(jià)格則逐步降低，芯片的處理速度更快，片內(nèi)資源更大，這將給FPGA在信號(hào)處理領(lǐng)域的應(yīng)用提供更為廣闊的空間。