基于FPGA的誘發(fā)電位儀系統(tǒng)設(shè)計(jì)

作者：時(shí)間：2010-12-10 來(lái)源：網(wǎng)絡(luò)

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2 FPGA軟件模塊設(shè)計(jì)
2．1 FPGA的優(yōu)勢(shì)
FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列，是在CPLD的基礎(chǔ)上發(fā)展起來(lái)的新型高性能可編程邏輯器件，它既繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了普通ASIC設(shè)計(jì)周期長(zhǎng)、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的理想選擇。不同于傳統(tǒng)的誘發(fā)電位儀設(shè)計(jì)，本文將大部分分立元件實(shí)現(xiàn)的功能集成到了FPGA芯片中，實(shí)現(xiàn)多種刺激模式和濾波模塊以及實(shí)現(xiàn)對(duì)外圍器件的控制，不僅提高了集成度使儀器小型化、便攜化成為可能，而且片內(nèi)模塊可反復(fù)修改，提高了設(shè)計(jì)開(kāi)發(fā)效率降低了成本，也可以方便地實(shí)現(xiàn)各模塊之間的同步。
2．2 軟件模塊整體設(shè)計(jì)
本設(shè)計(jì)中，F(xiàn)PGA芯片軟件模塊包括了誘發(fā)電位刺激模塊、信號(hào)傳輸控制模塊和數(shù)字信號(hào)處理模塊三大部分；由共同的同步信號(hào)協(xié)同合作，完成誘發(fā)電位儀的誘發(fā)刺激、信號(hào)的傳輸、數(shù)字濾波等核心控制處理功能。FPGA內(nèi)軟件模塊框圖如圖2所示。

2．3 誘發(fā)電位刺激模塊
在FPGA芯片中設(shè)計(jì)了誘發(fā)電位刺激模塊，主要功能包括：聽(tīng)覺(jué)誘發(fā)電位刺激、神經(jīng)傳導(dǎo)刺激和視覺(jué)誘發(fā)電位刺激。刺激信號(hào)主要由脈沖信號(hào)進(jìn)行控制，通過(guò) FPGA芯片可以直接輸出脈沖信號(hào)和VGA控制信號(hào)。聽(tīng)覺(jué)誘發(fā)刺激信號(hào)和神經(jīng)傳導(dǎo)刺激信號(hào)可由FPGA輸出的脈沖信號(hào)經(jīng)功率放大后產(chǎn)生，在此聽(tīng)覺(jué)誘發(fā)電位刺激信號(hào)為雙通道，一路信號(hào)產(chǎn)生脈沖信號(hào)如PWM(脈寬調(diào)制)波，另一路由FPGA芯片內(nèi)部模塊通過(guò)DA轉(zhuǎn)換器產(chǎn)生白噪聲，而神經(jīng)傳導(dǎo)刺激信號(hào)可直接由 FPGA輸出PWM脈沖直接驅(qū)動(dòng)電壓放大器生成。通過(guò)Verilog硬件描述語(yǔ)言，在FPGA中實(shí)現(xiàn)誘發(fā)電位刺激源信號(hào)，并通過(guò)FPGA端口輸出，例如在芯片中使用以下代碼可產(chǎn)生一個(gè)占空比為PWM_WIDTH：1的PWM波形：