基于FPGA的DDS設(shè)計(jì)及實(shí)現(xiàn)
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3 單片機(jī)控制電路
此次選擇的FPGA芯片為Altera公司的ACEXlK系列的EPlK30TTl44-2。它可以采用專用的配置器件來配置，也可以采用單片機(jī)來配置。前者價(jià)格昂貴，而且專用配置器件的ROM為一次性編程，不易實(shí)現(xiàn)FPGA的系統(tǒng)功能轉(zhuǎn)換。采用單片機(jī)C8051F330D對(duì)FPGA進(jìn)行被動(dòng)串行(PS方式)配置，使用可多次修改的AT24C512(E2PROM)作為配置文件存儲(chǔ)器，真正做到“現(xiàn)場(chǎng)可編程”，對(duì)提高生產(chǎn)率、降低生產(chǎn)成本均有好處。本文引用地址：http://m.butianyuan.cn/article/191571.htm
系統(tǒng)的配置電路如圖5所示。其電路的工作過程為：經(jīng)QuartusⅡ編譯生成的配置文件(．rbf)，利用PC機(jī)端的控制程序，通過PC機(jī)的串行通信口，經(jīng)U1存儲(chǔ)在U2中，U1再根據(jù)系統(tǒng)的要求通過P0．6，P1．O，P1．1，P1．6和P1．7等5個(gè)I／O口將其存儲(chǔ)在U2中的配置數(shù)據(jù)下載到電路中的FPGA器件U3中。PC機(jī)的控制程序在此略。
4 設(shè)計(jì)結(jié)果
累加控制器、ROM查找表組成一個(gè)整體，實(shí)現(xiàn)了一個(gè)基本的DDS系統(tǒng)。DDS系統(tǒng)的最后仿真結(jié)果如圖6所示。
圖6中的pllclk，acum，dai，daq分別代表時(shí)鐘輸入、累加輸出及正弦波和余弦波輸出。把O～2π的相位分成3FF段，取出相應(yīng)的幅度值存儲(chǔ)于ROM中。ROM中存儲(chǔ)數(shù)據(jù)如下，相位數(shù)據(jù)(O～3FF)，幅度數(shù)據(jù)(O～FFF)。從仿真圖可以看出dai[11．．O]輸出從EFF～FFF～0～EFF變化，daq[11．．O]輸出從FFF～O～FFF變化。最后通過單片機(jī)配置FPGA運(yùn)行，把得出的信號(hào)通過D／A轉(zhuǎn)換和濾波能夠得到所需的正弦波和余弦波信號(hào)。
5 結(jié)語
給出了基于FPGA的DDS設(shè)計(jì)的實(shí)現(xiàn)方案。通過仿真分析可以看出，DDS輸出信號(hào)具有如下特點(diǎn)：
(1)頻率穩(wěn)定性好，轉(zhuǎn)換時(shí)間短，分辨率高，相位變化連續(xù)。
(2)設(shè)計(jì)者只需要通過改變測(cè)試輸入數(shù)據(jù)，就能夠快速準(zhǔn)確地實(shí)現(xiàn)不同波形并且驗(yàn)證正確性，使得測(cè)試工作更加全面高效，從而提高了調(diào)試效率和成功率。
(3)整個(gè)信號(hào)實(shí)現(xiàn)過程較為簡(jiǎn)單，實(shí)用性較強(qiáng)。
限于實(shí)驗(yàn)條件，此次設(shè)計(jì)在降低相位截?cái)嗾`差等方面仍有改進(jìn)的空間，還可以進(jìn)一步優(yōu)化，限于篇幅，在此不多做介紹。
評(píng)論