SDH中E1接口數(shù)字分接復用器的VHDL設計及FPGA實現(xiàn)
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（3）系統(tǒng)接收頂層建模的VHDL端口描述
Library IEEE;
Use IEEE.std_logic_1164.all; --引用庫說明；
Entity RCV_TOP is
Port (RESET:IN STD_LOGIC; --system reset signal;
XCLK : IN STD_LOGIC: --14.336MHz input high clock;
CLKIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input clock;
DATAIN:IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input data;
CLK_OUT:OUT STD-LOGIC; --12.544MHz output clock;
DATAOUT:OUT STD_LOGIC; --12.544MHz output data;
);
end RCV_TOP;
(4)系統(tǒng)接收頂層建模的VHDL仿真波形
如圖4所示。7路包含有SYNC（0111111110）及每7bit插入‘0’的兩幀2M數(shù)據(jù)通過接收系統(tǒng)被正確地復接為10M數(shù)據(jù)。HEAD_FLAG和END_FLAG分別為復接幀數(shù)據(jù)的幀頭幀尾指示信號。 本文引用地址：http://m.butianyuan.cn/article/191612.htm
這時的7路仿真數(shù)據(jù)相互之間的延遲不同，其中第DATAIN0延遲最大（8bit），通過系統(tǒng)仿真可以證明7路2M數(shù)據(jù)間的延遲差最大可到125bit，遠遠起過技術要求的1～6bit。這樣，從系統(tǒng)上確保了設計的可行性。
3.2 狀態(tài)轉移圖設計方法
為去除毛刺，本設計中的計數(shù)器全部采用格雷碼計數(shù)器。因為格雷碼計數(shù)器從前一個狀態(tài)到后一個狀態(tài)的變化同時只有一位矢量發(fā)生狀態(tài)反轉（如：對于一個8位計數(shù)器它的計數(shù)狀態(tài)變化是：000→001→011→010→110→111→101→100），故對它譯碼時可以防止競爭冒險現(xiàn)象，從而消除了電路在譯碼時可能產(chǎn)生的刺。對于有大量狀態(tài)轉移的電路，采用狀態(tài)轉換圖輸入法方便、直觀；在FOUNDATION工具中，狀態(tài)圖輸入又可以轉化為VHDL語言，這又大大提高了電路設計的靈活性。
4 功能仿真、后仿真和FPGA實現(xiàn)
本設計采用自頂向下（top-down）的設計方法。但為確保設計的可行性，對于每一個子模塊都進行了功能仿真和后仿真。用foundation工具做功能仿真時，電路中沒有器件延時和線延遲，只能從電路的功能上驗證設計的正確性；而后仿零點能模擬實際電路中的器件延時和線延時，從而能進一步驗證設計在實際工作中的正確性。最后本設計在FPGA（Xilinx Spartan XCS30TQ144）實現(xiàn)，其工作頻率可達到20MHz，并在SDH系統(tǒng)的光纖環(huán)網(wǎng)上通過了測試。
5 FPGA驗證及問題討論
（1）FPGA驗證時的7路2M數(shù)據(jù)間的延遲差
為了驗證7路數(shù)據(jù)在傳輸中有不同延時，分接復用器依然能正常工作，就需要模擬出7路不同的延時來。有三種不同的實現(xiàn)方法來完成：?這7路不同的延時可以在FPGA內(nèi)中用不同的非門串起來實現(xiàn)；
?可以采用74系列器件在FPGA外部完成不同延時的模擬；
?在FPGA內(nèi)部用不同級數(shù)的D觸發(fā)器來模擬7路不同的延時。
在本設計中采用的是第三種。該方法的好處是易于控制不同路的延時，只要改變不同路中D觸發(fā)器的級數(shù)就可以改變7路不同的延時。
（2）為提高分接復用器的傳輸效率，可采用不固定插“0”法，例如HDLC中的插“0”法
（3）可以通過在綜合時進一步加約束來提高分接復用器的工作頻率。
本文中的分接復用器為系統(tǒng)通信提供了靈活的速率選擇?？筛鶕?jù)不同需要，以2Mbps為基數(shù)來配置各種數(shù)據(jù)速率。本設計中采用VHDL輸入法及狀態(tài)圖輸入法，大大縮短了設計周期，提高了設計的可靠性，并且大大增加了設計的可移值性。該設計的成功表明硬件描述高級語言（VHDL）是硬件設計的一種十分有效的手段。
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