基于FPGA的電網(wǎng)實(shí)時(shí)數(shù)據(jù)采集與控制
加入技術(shù)交流群
2.1數(shù)字鎖相倍頻器的基本原理
輸入信號(hào)經(jīng)整形后可轉(zhuǎn)換為與輸入信號(hào)同頻率的方波信號(hào)，其頻率為FS，可對(duì)其進(jìn)行K倍頻。首先設(shè)置一標(biāo)準(zhǔn)的時(shí)鐘信號(hào)，若時(shí)鐘頻率為FC，采用可編程分頻器對(duì)時(shí)鐘信號(hào)進(jìn)行分頻，其分頻系數(shù)由計(jì)數(shù)器提供。若分頻系數(shù)為N，則輸出頻率為FC的N分頻，即：
時(shí)鐘信號(hào)經(jīng)K分頻后可送至計(jì)數(shù)器，由計(jì)數(shù)器在輸入信號(hào)的一個(gè)周期內(nèi)對(duì)FC／K脈沖進(jìn)行計(jì)數(shù)，若忽略各種誤差因數(shù)，其計(jì)數(shù)值為N，則：
由上兩式可得：F0=KFS，這樣就實(shí)現(xiàn)了對(duì)輸入信號(hào)頻率的K倍頻，倍頻后的信號(hào)即可作為A／D的采樣信號(hào)。數(shù)字鎖相倍頻器中計(jì)數(shù)器的實(shí)質(zhì)是選用采樣窗口信號(hào)通過(guò)同步過(guò)程所得的方波信號(hào)作為閘門(mén)信號(hào)，并將高頻率的同步時(shí)鐘信號(hào)作為填充脈沖來(lái)進(jìn)行計(jì)數(shù)，設(shè)計(jì)數(shù)值為Ⅳ實(shí)現(xiàn)周期測(cè)量，由于該模塊在工作過(guò)程中可連續(xù)測(cè)量輸入信號(hào)的周期，所以兼有測(cè)頻的功能。因此，保證數(shù)字倍頻器跟蹤精度的關(guān)鍵是提高周期測(cè)量的精度和分頻系數(shù)的準(zhǔn)確度。數(shù)字倍頻器的原理框圖如圖2所示。
2.2 數(shù)字鎖相倍頻的FPGA實(shí)現(xiàn)
輸入信號(hào)經(jīng)整形后也可轉(zhuǎn)換為與基波信號(hào)同頻率的方波，然后對(duì)方波信號(hào)進(jìn)行二分頻。二分頻的目的有兩個(gè)，一是作為控制信號(hào)來(lái)實(shí)現(xiàn)周期測(cè)量；二是可以消除輸入波形不對(duì)稱的影響，提高測(cè)量周期的精度。將二分頻后的方波信號(hào)一路送K分頻器I的控制端，另一路反相后接K分頻器Ⅱ的控制端，以使兩路K分頻器在輸入信號(hào)相鄰兩個(gè)周期內(nèi)交替處于分頻、清零狀態(tài)。這樣，兩路輪流工作就可避免使用單路計(jì)數(shù)器連續(xù)計(jì)數(shù)時(shí)由于數(shù)據(jù)保持和清零過(guò)程所造成的測(cè)量誤差和相位延遲問(wèn)題。K分頻器在每次工作前，其輸出為0電平，這樣可以保證計(jì)數(shù)器的輸入方波與其計(jì)數(shù)周期同步，防止計(jì)數(shù)器輸入方波與計(jì)數(shù)周期的隨機(jī)性帶來(lái)的計(jì)數(shù)誤差，從而提高測(cè)量精度。本系統(tǒng)中，K取128。
計(jì)數(shù)器的計(jì)數(shù)值N在被測(cè)周期結(jié)束后將立刻送鎖存器鎖存，并作為可編程分頻器的分頻系數(shù)N。由于采用兩路計(jì)數(shù)器輪流工作方式，因此，鎖存器要有選擇地對(duì)每路計(jì)數(shù)器的計(jì)數(shù)結(jié)果進(jìn)行鎖存。考慮到要盡可能地減小相位滯后，在每個(gè)周期結(jié)束后，鎖存器應(yīng)在最短的時(shí)間內(nèi)將數(shù)據(jù)鎖存。這就要求鎖存器在鎖存脈沖到來(lái)前，先選擇好被鎖存的計(jì)數(shù)器，保證每個(gè)周期計(jì)數(shù)值的可靠鎖存。鎖存信號(hào)由輸入方波信號(hào)經(jīng)微分電路產(chǎn)生，這種設(shè)計(jì)使可編程分頻器在每個(gè)周期的開(kāi)始時(shí)刻，總是以新的數(shù)據(jù)、新的起點(diǎn)開(kāi)始分頻。兩路計(jì)數(shù)器在計(jì)數(shù)工作前要先清零，使計(jì)數(shù)器的計(jì)數(shù)值準(zhǔn)確的反映輸入信號(hào)的周期。清零工作必須在計(jì)數(shù)結(jié)果鎖存后的下一次計(jì)數(shù)開(kāi)始前完成。數(shù)字鎖相倍頻的頂層電路如圖3所示。
評(píng)論