基于CPLD的函數(shù)信號發(fā)生器設(shè)計(jì)

摘要：針對傳統(tǒng)信號源精度低的特點(diǎn)，提出一種新的函數(shù)信號發(fā)生器設(shè)計(jì)方案。這里介紹的函數(shù)信號發(fā)生器由CPLD、單片機(jī)控制模塊、鍵盤、LED顯示、D／A轉(zhuǎn)換模塊組成。采用直接數(shù)字頻率合成(DDFS)技術(shù)，用單片機(jī)控制CPLD的方法產(chǎn)生正弦波、方波、三角波和占空比可調(diào)的矩形波。該系統(tǒng)具有頻率范圍寬，步進(jìn)小，幅度和頻率的精度高等特點(diǎn)。
關(guān)鍵詞：CPLD；DDFS；單片機(jī)控制；80C196

0 引 言
傳統(tǒng)的信號源設(shè)計(jì)常采用模擬分立元件或單片壓控函數(shù)發(fā)生器MAX038，可產(chǎn)生正弦波、方波、三角波，并通過調(diào)整外部元件改變輸出頻率，但由于采用模擬器件。所用元件的分散性太大，即使使用單片函數(shù)發(fā)生器，也因參數(shù)與外部元件有關(guān)(外接的電阻電容對參數(shù)影響很大)，使頻率穩(wěn)定度較差．精度低，抗干擾能力低，成本也高；況且其靈活性較差．而不能實(shí)現(xiàn)多種波形以及波形運(yùn)算輸出等功能。
在此，采用直接數(shù)字頻率合成(DDFS)技術(shù)，并使用單片機(jī)控制CPLD的方法。由于CPLD具有可編程重置特性，因而可以方便地改變控制方式或更換波形數(shù)據(jù)。而且簡單易行，易于系統(tǒng)升級，同時具有很高的性價(jià)比。頻率合成是將一個高穩(wěn)定度和一個高精度的標(biāo)準(zhǔn)頻率經(jīng)過運(yùn)算，產(chǎn)生同樣穩(wěn)定度和精度的大量離散頻率技術(shù)，一定程度上解決了既要頻率穩(wěn)定、精確，又要頻率在較大范圍內(nèi)可變的矛盾。

1 DDFS的原理和特點(diǎn)
1．1 DDFS的基本原理
DDFS的基本原理圖如圖1所示。

一個完整輸出波形的周期、幅值都被順序地存放在RAM中。當(dāng)RAM的地址變化時，DAC將該波形數(shù)據(jù)轉(zhuǎn)換成電壓波形，該電壓波形的頻率與RAM地址變化的速率成正比。DDFS發(fā)生器使用了相位累加技術(shù)，以控制波形在RAM中的地址。它用一個加法器代替計(jì)數(shù)器來產(chǎn)生RAM的順序地址。在每一個時鐘周期，存儲于相位遞增寄存器(Phase Increment Register，PIR)中的常數(shù)都被加到相位累加器的當(dāng)前結(jié)果上。相位累加器輸出的最大有效位數(shù)被用來確定波形在RAM中的地址。通過改變PIR的常數(shù)，確定每個周期中的點(diǎn)數(shù)，而這些點(diǎn)數(shù)正是用來改變整個波形的頻率。當(dāng)一個新相位遞增寄存器的(PIR)常數(shù)被存進(jìn)寄存器中，波形的輸出頻率便隨下一個時鐘周期連續(xù)地改變相位。相位累加器將依據(jù)PIR中存儲的常數(shù)來改變RAM的地址，若PIR數(shù)值很小(即頻率較低)時，累加器便逐步地經(jīng)過每個RAM地址；當(dāng)PIR的值較大時，相位累加器將跳躍某些RAM地址。
1．2 DDFS的特點(diǎn)
DDFS的特點(diǎn)如下：
(1)DDFS的頻率分辨率在相位累加器的位數(shù)N足夠大時，理論上可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。
(2)由于DDFS中不需要相位反饋控制，頻率建立及頻率切換快，并且與頻率分辨率、頻譜純度相互獨(dú)立，這一點(diǎn)明顯優(yōu)于PPL。
(3)DDFs的相位誤差主要依賴于時鐘的相位特性，相位誤差小。另外，DDFS的相位是連續(xù)變化的，形成的信號具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無法實(shí)現(xiàn)的。
(4)DDFS的失真度除了受到D／A轉(zhuǎn)換器本身的噪聲影響外，還與離散點(diǎn)數(shù)N和D／A字長有著密切的關(guān)系。在高輸出頻率取樣點(diǎn)數(shù)32和相應(yīng)的量化級數(shù)256條件下，失真度(5．676％)已經(jīng)足夠小了。