基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)設計
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3．2 CPLD總體控制電路仿真及分析
圖3為CPLD總體控制電路仿真圖。圖3中觸發(fā)信號m_tri產生3次，由nopen信號看出存儲器選通3次，由存儲器地址信號m_addr的變化可看出存儲器記錄每個觸發(fā)信號8 KB，并不斷更新FIFO的數(shù)據。第1個觸發(fā)信號m_tri到來后，nopen信號變?yōu)榈碗娖郊催x通存儲器。這時產生存儲器的推地址信號和寫信號m_dz信號，并且在下降沿時將推地址給存儲器，存儲器在低電平期間進行寫操作。觸發(fā)信號m_tri到來后計滿8 KB，nopen信號產生高電平不選通存儲器，且存儲器的推地址信號和寫信號m_dz變?yōu)楦唠娖健?本文引用地址：http://m.butianyuan.cn/article/191772.htm
4 實驗驗證
通過實驗驗證該測試系統(tǒng)功能。實驗中給測試系統(tǒng)加載8次觸發(fā)信號，連續(xù)采集8次。由于該系統(tǒng)設計最多可以采樣64次，如果重觸發(fā)信號次數(shù)未達到64次，需手動給測試儀一個強制讀數(shù)信號使得儀器采樣結束。多次重觸發(fā)信號8次有效后，手動強制讀數(shù)信號使得儀器結束采樣，通過上位機軟件判斷采集到的波形幅值和手動調節(jié)的幅值是否對應。若對應，表明系統(tǒng)采樣正常。
實驗步驟：測試儀接通電源，此時測試儀采樣狀態(tài)指示燈的紅燈亮，和計算機接上編程讀數(shù)線，打開編程界面，設置多次重觸發(fā)的采樣頻率，其他選項均采用默認設置，編程完成后，拔掉編程讀數(shù)線，測試儀上電(ON=0)，紅燈開始閃爍，將電荷校準儀的輸出接到測試儀面板上的通道端，設置電荷校準儀的輸出波形為正弦波，電荷量為2 000 PC，輸出信號，給系統(tǒng)一個觸發(fā)信號(M_TRI=1)，紅燈閃爍一段時間后停止閃爍，表明系統(tǒng)第一次采樣完成，這時調節(jié)電荷校準儀的輸出電荷量為4 000 PC。再給系統(tǒng)一個觸發(fā)信號，重復前面過程，每次采樣完成后改變電荷量，直到綠燈亮，和計算機連上編程讀數(shù)線，通過上位機軟件讀取數(shù)據，待數(shù)據讀取完畢，測試儀掉電(OFF=0)，斷開測試儀電源。圖4為多次重觸發(fā)波形。對圖4中的數(shù)據進行轉換和處理得到實測的電荷量值如表1所示，從表1看出，采集到的波形幅值與調節(jié)的順序一致，系統(tǒng)設計符合要求。
5 結論
本文設計的基于CPLD的多次重觸發(fā)存儲測試系統(tǒng)性能較穩(wěn)定，測量精度較高，能在高沖擊等惡劣環(huán)境下正常工作，并且滿足系統(tǒng)的低功耗、微型化要求，實現(xiàn)不失真采樣存儲信號。此系統(tǒng)能夠實時記錄多次重觸發(fā)信號，每次信號的記錄均有負延遲，讀取數(shù)據時，無需程序調整，即可準確復現(xiàn)記錄波形，因此存儲測試技術在多個瞬態(tài)信號的測量中具有廣闊前景。
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