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EEPW首頁 >> 主題列表 >> 存儲(chǔ)測(cè)試

基于FPGA軟核的參數(shù)可變的壓力測(cè)試系統(tǒng)設(shè)計(jì)

  • 在爆炸場(chǎng)壓力測(cè)試中，沖擊波超壓峰值隨著彈藥的當(dāng)量和到爆心距離的變化十分顯著。傳統(tǒng)測(cè)試系統(tǒng)的測(cè)試參數(shù)難以更改，靈活性差，往往需要重新設(shè)計(jì)電路以滿足不同測(cè)試要求。為了提高測(cè)試系統(tǒng)的靈活性及電路復(fù)用性，設(shè)計(jì)了基于可配置FPGA軟核的測(cè)試系統(tǒng)。通過調(diào)用并修改可移植軟核，以實(shí)現(xiàn)系統(tǒng)的快速設(shè)計(jì)，通過靈活設(shè)置測(cè)試參數(shù)完成不同測(cè)試任務(wù)。對(duì)系統(tǒng)準(zhǔn)確性進(jìn)行了驗(yàn)證，應(yīng)用到靜爆試驗(yàn)中，有效獲得了壓力數(shù)據(jù)。
  • 關(guān)鍵字： FPGA  軟核  沖擊波  存儲(chǔ)測(cè)試  

存儲(chǔ)測(cè)試系統(tǒng)的USB接口設(shè)計(jì)

  • 摘要：針對(duì)存儲(chǔ)測(cè)試系統(tǒng)的高速數(shù)據(jù)傳輸需求，設(shè)計(jì)了以單片機(jī)和FT245R為核心器件的USB接口電路，替代了傳統(tǒng)的并行／串行接口。設(shè)計(jì)的USB接口支持USB 2．0協(xié)議，具有體積小、通用性好、操作簡(jiǎn)單、使用方便等特點(diǎn)，數(shù)據(jù)
  • 關(guān)鍵字： USB  存儲(chǔ)測(cè)試  系統(tǒng)  接口設(shè)計(jì)    

基于FPGA的存儲(chǔ)測(cè)試系統(tǒng)

  • 針對(duì)某些特殊的測(cè)試試驗(yàn)要求測(cè)試系統(tǒng)高性能、微體積、低功耗，在存儲(chǔ)測(cè)試?yán)碚摶A(chǔ)上，進(jìn)行了動(dòng)態(tài)存儲(chǔ)測(cè)試系...
  • 關(guān)鍵字： FPGA  存儲(chǔ)測(cè)試  采樣頻率  

基于FPGA的存儲(chǔ)測(cè)試系統(tǒng)的設(shè)計(jì)

  • 摘要：針對(duì)某些特殊的測(cè)試試驗(yàn)要求測(cè)試系統(tǒng)高性能、微體積、低功耗，在存儲(chǔ)測(cè)試?yán)碚摶A(chǔ)上，進(jìn)行了動(dòng)態(tài)存儲(chǔ)測(cè)試系統(tǒng)的FPGA設(shè)計(jì)。介紹了該系統(tǒng)的組成，對(duì)控制模塊進(jìn)行了詳細(xì)設(shè)計(jì)。針對(duì)測(cè)試環(huán)境的多樣性設(shè)計(jì)了采樣策略
  • 關(guān)鍵字： FPGA  存儲(chǔ)測(cè)試  系統(tǒng)    

基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)

  • 摘要：提出一種基于CPLD的多次重觸發(fā)存儲(chǔ)測(cè)試系統(tǒng)設(shè)計(jì)方案，詳細(xì)介紹系統(tǒng)硬件設(shè)計(jì)以及CPLD內(nèi)部控制原理，并對(duì)CPLD控制電路仿真。該系統(tǒng)體積小、功耗低，能夠?qū)崟r(shí)記錄多次重觸發(fā)信號(hào)，每次信號(hào)記錄均有負(fù)延遲，讀取出
  • 關(guān)鍵字： CPLD  觸發(fā)  存儲(chǔ)測(cè)試  系統(tǒng)設(shè)計(jì)    
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存儲(chǔ)測(cè)試介紹

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