基于FPGA的SoftSerdes設(shè)計(jì)與實(shí)現(xiàn)

引言

在高速源同步應(yīng)用中，時(shí)鐘數(shù)據(jù)恢復(fù)是基本的方法。最普遍的時(shí)鐘恢復(fù)方法是利用數(shù)字時(shí)鐘模塊(DCM、)產(chǎn)生的多相位時(shí)鐘對輸入的數(shù)據(jù)進(jìn)行過采樣。但是由于DCM的固有抖動，在頻率很高時(shí)，利用DCM作為一種數(shù)據(jù)恢復(fù)的方法并不一定合適。DCM的這種附加抖動會引起數(shù)據(jù)有效窗口的相應(yīng)減小，這樣就會限制高速電路的性能。常用的串行I／O技術(shù)需要時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)技術(shù)，而CDR技術(shù)需要模擬的PLL，其局限性是低噪聲容限、高功率損耗及嚴(yán)格的PCB布局布線要求?；趯ι鲜鋈秉c(diǎn)的考慮，本文介紹了一種異步數(shù)據(jù)捕獲技術(shù)，它不使用DCM就可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)，所以能獲得更高的速度和性能。

1 設(shè)計(jì)原理與實(shí)現(xiàn)方案

基于FPGA實(shí)現(xiàn)SoftSerdes主要由四部分構(gòu)成：時(shí)鐘產(chǎn)生單元、數(shù)據(jù)抽樣延遲線、數(shù)據(jù)恢復(fù)狀態(tài)機(jī)和輸出彈性緩沖器。圖1所示是SoftSerdes的實(shí)現(xiàn)原理圖。SoftSerdes基本的實(shí)現(xiàn)過程是用一個雙倍數(shù)據(jù)率(DDR)全局抽樣時(shí)鐘對多抽頭延時(shí)線的延時(shí)數(shù)據(jù)進(jìn)行抽樣，它由數(shù)據(jù)恢復(fù)狀態(tài)機(jī)利用邊沿信息不斷的從多抽頭延時(shí)線中選擇有效抽樣，然后把正確的抽樣送給輸出彈性緩沖器。

1．1 時(shí)鐘產(chǎn)生單元

用一個320 MHz的時(shí)鐘可在雙邊沿抽樣數(shù)據(jù)并驅(qū)動數(shù)據(jù)恢復(fù)狀態(tài)機(jī)。對320 MHz時(shí)鐘進(jìn)行5分頻得到的64 MHz時(shí)鐘可作為串并轉(zhuǎn)換和并串轉(zhuǎn)換并的行數(shù)據(jù)的讀寫時(shí)鐘。

1．2數(shù)據(jù)抽樣延遲線

抽樣延時(shí)線的構(gòu)成如圖2所示。對每個通道的輸人數(shù)據(jù)均可利用8抽頭的延遲線進(jìn)行異步抽樣。DDR操作時(shí)，每個通道有兩路延遲線：一個用來在上升沿抽樣；另一個用來在下降沿抽樣。每條延遲線都由8個配置為反相器的查找表構(gòu)成，這樣既可保證上升和下降時(shí)間的對稱，也能保證抽樣數(shù)據(jù)之間的規(guī)則分布。但應(yīng)注意：輸入單元的輸入節(jié)點(diǎn)必須以很小的skew到達(dá)兩條延遲線。