基于FPGA“乒乓球比賽游戲機(jī)”的設(shè)計(jì)
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此模塊設(shè)計(jì)中，發(fā)球權(quán)數(shù)碼管的信號(hào)控制受多個(gè)時(shí)鐘的控制，即開始比賽開關(guān)start和計(jì)分值sum_sc0信號(hào)，這在VHDL編程語言中無法用一個(gè)進(jìn)程實(shí)現(xiàn)，必須將兩個(gè)信號(hào)組合成一個(gè)時(shí)鐘信號(hào)，并統(tǒng)一兩個(gè)時(shí)鐘的觸發(fā)沿。因此最佳時(shí)鐘觸發(fā)方式如圖3所示的fqq_en信號(hào)。為滿足這種時(shí)序要求，借助計(jì)分總和次低位sum_sc1信號(hào)設(shè)計(jì)entity sum_sc_mod2，由于start和sum_sc1的頻率都遠(yuǎn)低于系統(tǒng)時(shí)鐘信號(hào)clk頻率，則可借助clk高頻信號(hào)捕捉其邊沿產(chǎn)生新的時(shí)鐘信號(hào)fqq_en，并產(chǎn)生其計(jì)數(shù)值，仿真波形如圖4(a)所示。為保證發(fā)球權(quán)數(shù)碼管顯示正確，設(shè)計(jì)entitv led_fqq_ctl在fqq_en下降沿時(shí)，根據(jù)其計(jì)數(shù)值產(chǎn)生相應(yīng)的數(shù)碼管輸出信號(hào)led_fqq，仿真波形如圖4(b)所示。本文引用地址：http://m.butianyuan.cn/article/191845.htm
發(fā)球權(quán)控制器的VHDL核心程序如下：
評(píng)論