基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)

隨著雷達(dá)信號(hào)處理技術(shù)的不斷發(fā)展以及現(xiàn)代國(guó)防對(duì)雷達(dá)技術(shù)的需求，系統(tǒng)對(duì)雷達(dá)信號(hào)處理的要求也越來(lái)越高，需要實(shí)時(shí)處理更加龐大的數(shù)據(jù)。先進(jìn)的雷達(dá)信號(hào)處理設(shè)備不僅要求性能高、功能多樣化，而且要求信號(hào)處理設(shè)備的研制、裝備周期短，能保持與國(guó)際先進(jìn)水平同步發(fā)展。因此有必要發(fā)展一種可重構(gòu)、可擴(kuò)展的通用信號(hào)處理系統(tǒng)，能將雷達(dá)信號(hào)處理模塊化、標(biāo)準(zhǔn)化、通用化。這樣，一方面可以通過(guò)硬件擴(kuò)展來(lái)適應(yīng)信號(hào)處理規(guī)模的變化，另一方面可以通過(guò)靈活的軟件編程來(lái)實(shí)現(xiàn)各種信號(hào)方式和各種復(fù)雜算法。FPGA在雷達(dá)信號(hào)處理中比DSP更具有優(yōu)勢(shì)，主要體現(xiàn)在以下幾點(diǎn)：(1)專用設(shè)計(jì)的硬件電路實(shí)現(xiàn)數(shù)字信號(hào)處理算法可以最大限度地利用其并行性，可以達(dá)到比采用DSP處理器串行運(yùn)算高得多的運(yùn)算性能，實(shí)時(shí)性更強(qiáng)；(2)一些新型的FPGA可以實(shí)現(xiàn)大量的片內(nèi)RAM，可以在傳統(tǒng)的DSP系統(tǒng)不能達(dá)到的高數(shù)據(jù)率下實(shí)現(xiàn)數(shù)據(jù)的傳輸和存儲(chǔ)等操作；(3)功耗更低。文中采用Ahera公司最新、具有最佳性能、最大密度和最低功耗的高端FPGA StratixⅢ設(shè)計(jì)了基于CPCI總線的通用FPGA信號(hào)處理板，并在某雷達(dá)系統(tǒng)中進(jìn)行了實(shí)際應(yīng)用。

1 系統(tǒng)實(shí)現(xiàn)
系統(tǒng)可以同時(shí)對(duì)8路模擬信號(hào)進(jìn)行處理，也可以同時(shí)對(duì)8路數(shù)字信號(hào)進(jìn)行處理，兩種工作模式通過(guò)外部控制信號(hào)來(lái)進(jìn)行自適應(yīng)選擇，系統(tǒng)框圖，如圖1所示。

選用Altera公司65 nm工藝的高端FGPA產(chǎn)品StratixⅢ系列的EP3SE1 10F1 152C4，StratixⅢ在功耗、性能、易用性和成本等4大方面均有改善，其中可編程功耗技術(shù)能夠在大幅降低功耗的同時(shí)達(dá)到高性能要求。與前一代90 nm工藝的Stratix II器件相比，硬件體系結(jié)構(gòu)提升和Quartus II軟件改進(jìn)使StratixⅢ功耗降低了50％，同時(shí)性能提高25％，密度則是前者的兩倍。每一片EP3SE110F1 152C4同時(shí)對(duì)兩路信號(hào)進(jìn)行實(shí)時(shí)處理，它內(nèi)含448個(gè)18×18的定點(diǎn)硬件乘法器，85 200個(gè)自適應(yīng)邏輯單元，以及8 MB的內(nèi)嵌RAM，如此豐富的硬件資源使得利用FPGA來(lái)實(shí)現(xiàn)雷達(dá)信號(hào)處理成為了可能，系統(tǒng)硬件總體結(jié)構(gòu)，如圖2所示。

8路模擬信號(hào)通過(guò)8路A／D送到FPGA，8路數(shù)字信號(hào)通過(guò)CPCI接口送到FPGA進(jìn)行信號(hào)處理，控制信號(hào)通過(guò)CPCI接口送到FPGA。信號(hào)處理的結(jié)果通過(guò)PCI9054送到CPCI接口，直接在計(jì)算機(jī)上對(duì)數(shù)據(jù)進(jìn)行分析和處理，通過(guò)CPCI接口把數(shù)據(jù)送到后端進(jìn)行信號(hào)處理，同時(shí)通過(guò)兩路D／A觀察和分析。