基于FPGA的PLL頻率合成器設(shè)計(jì)

頻率合成技術(shù)是現(xiàn)代通信的重要組成部分，它是將一個高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關(guān)鍵因素之一。本文結(jié)合FPGA技術(shù)、鎖相環(huán)技術(shù)、頻率合成技術(shù)，設(shè)計(jì)出了一個整數(shù)/半整數(shù)頻率合成器，能夠方便地應(yīng)用于鎖相環(huán)教學(xué)中，有一定的實(shí)用價值。

　　1 PLL頻率合成器的基本原理

　　頻率合成器主要有直接式、鎖相式、直接數(shù)字式和混合式4種。目前，鎖相式和數(shù)字式容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化，性能也越來越好，已逐步成為最為典型和廣泛的應(yīng)用頻率合成器[1]。本文主要采用集成鎖相環(huán)PLLphase-Lockde Loop芯片CD4046，運(yùn)用FPGA來實(shí)現(xiàn)PLL頻率合成器。

　　鎖相頻率合成器是由PLL構(gòu)成的。一個典型的鎖相頻率合成器的原理框圖如圖1所示。

　　它的工作過程可以簡單描述為：鑒相器輸出電流的平均直流值乘以環(huán)路濾波器的阻抗，形成VCO的輸入控制電壓。VCO是一種電壓―頻率變換裝置，具有一個比例常數(shù)。環(huán)路濾波器的控制電壓調(diào)整了VCO的輸出相位，除以N后，等于比較頻率的相位。因?yàn)橄辔皇穷l率的積分，所以這個過程同樣適用于頻率，輸出頻率可表示為：

　　公式1只有在PLL處于鎖定狀態(tài)下才成立，而在PLL重新調(diào)整到鎖定狀態(tài)的中間過程不成立。在實(shí)際應(yīng)用中，R值是固定的，N值是可變的[2]，XTAL為輸入信號的頻率。

　　2 系統(tǒng)設(shè)計(jì)

　　整個系統(tǒng)的功能主要由FPGA芯片EPF10K10 LC84-4控制相關(guān)硬件實(shí)現(xiàn)。本系統(tǒng)的原理框圖如圖2所示。

　　從圖2可以看出，一方面，40 MHz有源晶振通過FPGA的控制進(jìn)行分頻，得到1 kHz的頻率信號，作為CD4046的輸入基準(zhǔn)分頻，CD4046的VCO的輸出信號直接輸入整數(shù)分頻模塊和半整數(shù)分頻模塊；另一方面，鍵盤掃描輸出鍵值，鍵值送往功能模塊。功能模塊指示“確定”，那么鍵值作為分頻系數(shù)，送到整數(shù)分頻和半整數(shù)分頻模塊，分別對VCO輸入的信號進(jìn)行分頻；功能模塊指示“清除”，那么分頻系數(shù)清零。鍵值的最后一位直接控制二路選擇模塊：鍵值的最后一位是“0”，控制二路選擇模塊輸出整數(shù)模塊結(jié)果；鍵值的最后一位是“5”，控制二路選擇模塊輸出半整數(shù)模塊結(jié)果。分頻輸出的結(jié)果與鎖相環(huán)的基準(zhǔn)頻率在鑒相器中進(jìn)行比較，產(chǎn)生一個對應(yīng)于這兩個信號相位差的Ud電壓信號，再經(jīng)過環(huán)路濾波器濾除Ud中的高頻分量與噪聲，輸出Uc，Uc再輸入VCO，使得壓控振蕩器的振蕩頻率不斷向輸入信號的頻率靠攏，最后使得環(huán)路達(dá)到鎖定，VCO輸出穩(wěn)定頻率。