基于FPGA的直接數(shù)字頻率合成技術(shù)設(shè)計
直接數(shù)字頻率合成(DirectDigital FraquencySyn-thesis即DDFS,一般簡稱DDS)是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。它在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、正交輸出、高分辨率以及集成化等一系列性能指標(biāo)方面已遠遠超過了傳統(tǒng)頻率合成技術(shù)。當(dāng)累加器的N很大時,最低輸出頻率可達Hz、mHz甚至μHz。也就是說:DDS的最低合成頻率接近于零頻。如果fc為50MHz, 那么當(dāng)N為48位時,其分辨率可達179nHz。轉(zhuǎn)換時間最快可達10ns的量級,這都是傳統(tǒng)頻率合成所不能比擬的。但它的不足之處是最高工作頻率會受限、噪聲和雜波不夠理想。
本文引用地址:http://m.butianyuan.cn/article/191944.htm本設(shè)計采用ALTERA公司的FPGA芯片EP1K30TC-144來實現(xiàn)DDS技術(shù)。EP1K30芯片屬ALTERA公司的ACEX系列,該系列是ALTERA公司著眼于通信、音頻處理及類似場合應(yīng)用而推出的FPGA器件系列芯片,它采用0.22/0.18微米混合工藝,密度從10000門到100000門。所有ACEX系列器件均兼容64bit、66MHz的PCI,并支持鎖相環(huán)電路。ACEX1K采用查找表(LUT)和EAB(嵌入式陣列塊)相結(jié)合的結(jié)構(gòu),可用來實現(xiàn)存儲器、專用邏輯功能和通用邏輯功能,每個EBA能提供4096比特的存儲空間,每個LE包含4個輸入LUT、一個可編程的觸發(fā)器、進位鏈和一個層疊鏈。合理運用進位鏈能夠提高系統(tǒng)運行速度。
EP1K30TC-144的最大系統(tǒng)門數(shù)為119000,它有1728個邏輯宏單元數(shù)和5個嵌入式陣列塊,最大可提供2kB的ROM/RAM位,因而可完全滿足DDS設(shè)計的要求。
1?。模模拥膶崿F(xiàn)過程
圖1為DDS系統(tǒng)的基本原理圖,圖中的相位累加器由N位全加器和N位累加寄存器級聯(lián)而成,可對頻率控制字的2進制碼進行累加運算,是典型的反饋電路,產(chǎn)生的累加結(jié)果的高M位作為ROM查找表的取樣地址值,而此查找表中儲存了一個周期的正弦波幅度值。顯然,此處存儲器ROM可以看作一個從相位到正弦幅值的轉(zhuǎn)換器。這樣,用ROM的輸出值來驅(qū)動DAC,然后經(jīng)濾波即可轉(zhuǎn)換成所需要的模擬正弦波形;同時N位累加輸出又可作為全加器的下一輪數(shù)據(jù)與頻率數(shù)據(jù)相加,直到相位累加器加滿產(chǎn)生溢出,從而完成一個周期,也就是DDS信號的頻率周期。
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