SAW傳感器后端信號(hào)處理電路的設(shè)計(jì)

在設(shè)計(jì)中，通過兩位量程選擇開關(guān)的控制，對(duì)時(shí)鐘信號(hào)進(jìn)行分頻，可以得到1 s，100 ms，10 ms和1 ms四個(gè)不同的閘門開通時(shí)間。同時(shí)，計(jì)數(shù)部分采用六位十進(jìn)制計(jì)數(shù)，于是可以得到0．1～100 MHz四個(gè)頻率檢測量程。
2．3 仿真及其測試
利用VHDL語言對(duì)電路的各個(gè)子模塊編寫相應(yīng)的代碼，并用EDA軟件QuartusⅡ?qū)υ闯绦蜻M(jìn)行了編譯、優(yōu)化、邏輯綜合，自動(dòng)地將VHDL語言轉(zhuǎn)換成門級(jí)電路，進(jìn)而完成了對(duì)電路的分析、驗(yàn)證、自動(dòng)布局布線、時(shí)序仿真、管腳鎖定等各種工作。最終所設(shè)計(jì)的頂層電路如圖4所示。該電路結(jié)構(gòu)中，clk為系統(tǒng)的時(shí)鐘信號(hào)；Fx為輸入的檢測信號(hào)；s1，s2為整個(gè)電路的量程選擇控制輸入端。通過s1， s2可以控制頻率檢測電路檢測范圍。

最后，采用了Altera DE2開發(fā)板，將設(shè)計(jì)的電路下載到硬件電路中，從而完成了對(duì)整個(gè)頻率檢測電路的設(shè)計(jì)工作，并利用函數(shù)發(fā)生器對(duì)電路進(jìn)行了驗(yàn)證。在2 MHz左右的測試結(jié)果如表1所示。

3 結(jié) 語
本文設(shè)計(jì)了一種SAW傳感器中的信號(hào)處理電路，對(duì)該電路中的頻率檢測部分，利用了FPGA技術(shù)，使頻率檢測的范圍和精度滿足了傳感器的要求。通過對(duì)所設(shè)計(jì)電路的計(jì)算機(jī)仿真和實(shí)驗(yàn)，驗(yàn)證了設(shè)計(jì)的信號(hào)處理電路的可行性。