一種通用SPI總線(xiàn)接口的FPGA設(shè)計(jì)與實(shí)現(xiàn)

一、引言
SPI串行通信接口是一種常用的標(biāo)準(zhǔn)接口，由于其使用簡(jiǎn)單方便且節(jié)省系統(tǒng)資源，很多芯片都支持該接口，應(yīng)用相當(dāng)廣泛。SPI接口的擴(kuò)展有硬件和軟件兩種方法, 軟件模擬 SPI接口方法雖然簡(jiǎn)單方便, 但是速度受到限制，在高速且日益復(fù)雜的數(shù)字系統(tǒng)中，這種方法顯然無(wú)法滿(mǎn)足系統(tǒng)要求，所以采用硬件的方法實(shí)現(xiàn)最為切實(shí)可行。當(dāng)前，基于主從處理器結(jié)構(gòu)的系統(tǒng)架構(gòu)已經(jīng)成為一種主流（如 DSP+FPGA,MCU+FPGA等），FPGA是在 ASIC的基礎(chǔ)發(fā)展出來(lái)的，它克服了專(zhuān)用 ASIC不夠靈活的缺點(diǎn)。與其他中小規(guī)模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對(duì)電路的修改和維護(hù)很方便。目前， FPGA的容量已經(jīng)跨過(guò)了百萬(wàn)門(mén)級(jí)，使得 FPGA成為解決系統(tǒng)級(jí)設(shè)計(jì)的重要選擇方案之一。在這種架構(gòu)下，應(yīng)用 FPGA來(lái)構(gòu)建 SPI通信接口是切實(shí)可行的。傳統(tǒng) SPI接口的 FPGA實(shí)現(xiàn)往往使用廠家提供的 IP核實(shí)現(xiàn)，但是經(jīng)筆者實(shí)踐發(fā)現(xiàn)，這種方法雖然能夠滿(mǎn)足基本 SPI通信要求而且速度比較快，但是設(shè)計(jì)不夠靈活，不利于功能擴(kuò)展，例如用戶(hù)無(wú)法知道其內(nèi)部工作狀況，控制信號(hào)時(shí)序復(fù)雜等，用戶(hù)使用時(shí)往往覺(jué)得困難，另外，該 IP核不是免費(fèi)的?；诖?，本文將提出一種新的基于 FPGA的 SPI接口設(shè)計(jì)方法。
二、SPI總線(xiàn)原理
SPI總線(xiàn)由四根線(xiàn)組成:串行時(shí)鐘線(xiàn)(SCK),主機(jī)輸出從機(jī)輸入線(xiàn)(MOSI),主機(jī)輸入從機(jī)輸出線(xiàn)(MISO),還有一根是從機(jī)選擇線(xiàn)(SS),它們?cè)谂c總線(xiàn)相連的各個(gè)設(shè)備之間傳送信息。
SPI總線(xiàn)中所有的數(shù)據(jù)傳輸由串行時(shí)鐘SCK來(lái)進(jìn)行同步,每個(gè)時(shí)鐘脈沖傳送1比特?cái)?shù)據(jù)。SCK由主機(jī)產(chǎn)生,是從機(jī)的一個(gè)輸入。時(shí)鐘的相位(CPHA)與極性(CPOL)可以用來(lái)控制數(shù)據(jù)的傳輸。CPOL=“0”表示 SCK的靜止?fàn)顟B(tài)為低電平,CPOL =“1”則表示SCK 靜止?fàn)顟B(tài)為高電平。時(shí)鐘相位(CPHA)可以用來(lái)選擇兩種不同的數(shù)據(jù)傳輸模式。如果 CPHA =“0”,數(shù)據(jù)在信號(hào) SS聲明后的第一個(gè) SCK邊沿有效。而當(dāng) CPHA=“1”時(shí), 數(shù)據(jù)在信號(hào) SS聲明后的第二個(gè) SCK邊沿才有效。因此,主機(jī)與從機(jī)中 SPI設(shè)備的時(shí)鐘相位和極性必須要一致才能進(jìn)行通信。
SPI可工作在主模式或從模式下。在主模式,每一位數(shù)據(jù)的發(fā)送接收需要 1次時(shí)鐘作用，而在從模式下, 每一位數(shù)據(jù)都是在接收到時(shí)鐘信號(hào)之后才發(fā)送接收。 三、設(shè)計(jì)原理
本系統(tǒng)用硬件描述語(yǔ)言 VHDL描述，可 IP復(fù)用的通用結(jié)構(gòu)。 1、典型應(yīng)用
SPI接口的典型應(yīng)用如圖 1所示。微處理器與從設(shè)備通過(guò)發(fā)送指令的方式實(shí)現(xiàn)雙向數(shù)據(jù)傳輸。