FPGA配合預失真技術的解調(diào)誤碼測試儀

3.2.2QPSK解調(diào)模塊
接收信號經(jīng)接收板的 A/D轉(zhuǎn)換后將兩路 10位二進制信號同時送入 FPGA處理，流程如圖 1中接收系統(tǒng)所示。
判決模塊將濾波器整形后的 10位 I、Q路信號通過門限判決，映射為 1或 0兩種碼，判決的門限值我們根據(jù)實踐設定。隨后經(jīng)過并/串處理后便得到解調(diào)數(shù)據(jù)。
3.2.3 預失真器
本方案采用查表法來實現(xiàn)預失真器，即使用兩個獨立的一維表――幅度表和相位表來近似逼近放大器非線性的逆函數(shù)，這兩個表由兩塊 RAM組成。預失真器根據(jù)輸入信號的幅度計算查詢表地址，并利用地址來查找相應的增益和相位，對輸入信號增益進行補償，然后再做相位旋轉(zhuǎn)得到預失真器的輸出。
圖 1中的預失真誤差計算模塊由反饋信號通過自適應算法來更新查找表。該算法基于乘法，相較于基于加法的預失真器，乘法對于反饋信號的相位不敏感，在反饋路徑中不需要相位調(diào)整電路。若預失真器的輸入 x(n)是幅度 ρ(n)，相位 φ(n)的復信號，經(jīng)過量化限幅后其地址輸入為 Q[ρ(n)]；若預失真器的輸出 z(n)是幅度 r(n)，相位 θ(n)的復信號，可得： z(n)=r(n)exp[ jθ(n)] = Kn ρ(n) exp[ j(φ(n) +ψn)]，式中 Kn和 ψn分別是查詢表的地址映射值。查詢表內(nèi)容的昀終迭代關系式： Kn+1 (Q[ρ(n)]) = Kn(Q[ρ(n)])－α(A[r(n)]／ρ(n)－1) 和 ψn (Q[ρ(n)]) =ψn(Q[ρ(n)])－β(ω(n)－φ(n))，式中 α和 β是迭代步長，調(diào)整它們可以調(diào)節(jié)收斂速度。預失真器通過對以上兩式的迭代，不停的更新查詢表內(nèi)所存儲的數(shù)值，以達到對 HPA反函數(shù)曲線的逼近。
為了提高收斂速度，在本方案中采用了基于插值法的查詢表內(nèi)容更新策略：每一次遞歸并不僅僅改變當前地址的查詢表內(nèi)容，而是通過相應的調(diào)整策略更新相關聯(lián)的多個地址的查詢表內(nèi)容。在實現(xiàn)時，使用一個與查詢表地址數(shù)目一致的地址更新指示器，若地址 N位置的數(shù)據(jù)已經(jīng)過迭代，則指示器對此進行紀錄；同時從 N位置向上和向下進行搜索，查找距離 N地址位置距離昀近的，且同樣已經(jīng)過迭代的兩個地址位置 N－L1和 N+L2，二者之間其它地址的存儲數(shù)據(jù)可以通過線性內(nèi)插得到： D´(N－n)=(1－n/L1)D(N)+ n/L1D(N－L1), (1≤n≤L1)和 D´(N+n)=(1－n/L2)D(N)+ n/L2D(N+L2) , (1≤n≤L2)。
3.2.4 測誤碼模塊
我們需比較發(fā)送數(shù)據(jù)與接收數(shù)據(jù)從而得到誤碼數(shù)，以作為昀終的硬件設計評估指標。在接收板的 FPGA中，添加測誤碼模塊就非常的必要。圖 2表示出了其具體的實現(xiàn)和組成。
此處的本地 m序列產(chǎn)生器與發(fā)射端的設置相同，就相當于產(chǎn)生發(fā)送數(shù)據(jù)，由于其與解調(diào)模塊共用同一時鐘，我們便可將解調(diào)出的數(shù)據(jù)與該序列同時送入逐位比較檢測模塊進行比較。
為保證解調(diào)數(shù)據(jù)與序列產(chǎn)生器發(fā)出的碼幀對齊，還需設置幀頭判斷模塊，當判斷出解調(diào)數(shù)據(jù)的幀頭到來時便啟動本地 m序列產(chǎn)生器開始比較。逐位比較檢測模塊由異或門構成 ,在時鐘上升沿到來時 ,若比較控制信號為 “1”,則將接收序列和本地序列進行異或比較 ,有誤碼 ,則輸出“1”。比較控制信號由幀頭判斷模塊產(chǎn)生，當判斷到幀頭時，其跳變?yōu)?“1”，控制誤碼測試啟動，統(tǒng)計若干幀再次檢測到幀同步頭時，其跳回“0”，結束檢測。
誤碼統(tǒng)計模塊對誤碼進行計數(shù)，當比較控制信號為“0”時即結束計數(shù)并輸出誤碼數(shù)。
4 測試結果
由于解調(diào)涉及到載波同步與時鐘同步問題，我們將討論用一種昀簡易的方法實現(xiàn)。時鐘同步的解決：將接收板系統(tǒng)所需的時鐘接到發(fā)射板的晶振上，以保證同頻。載波同步的解決：在晶振相同的前提下我們可以保證 VCO載波同頻，但相位會有偏差，因此我們需要在 FPGA中添加一塊鎖相環(huán)以保證本地載波的相位跟蹤上發(fā)射載波。
同步問題解決后，我們首先采用 Chipscope觀看進入 FPGA的 I、Q兩路的幅頻（A-F）特性圖，從而根據(jù)其幅度的分布為判決門限規(guī)定具體的值。同時，觀看星座圖以了解解調(diào)效果是否滿足需求，圖 3即為本系統(tǒng)在碼速率 40Mbps時經(jīng)解調(diào)所得的星座圖。
在實驗室的情況下，預計誤碼率的數(shù)量級在 10-12左右，為提高測量的可靠性，本次測試選取 3×1014個幀作為一次檢測周期。多次測量結果并沒有出現(xiàn)誤碼情況，硬件設計滿足工程要求。5 結束語
本文旨在討論一些實際的硬件測試經(jīng)驗，并對整套測試工作進行詳細的歸納與總結，提出了可供工程師參考的解決方法。QPSK技術目前在衛(wèi)星數(shù)字通信中廣泛應用，本文則通過討論 QPSK成套的調(diào)制解調(diào)系統(tǒng)，著重闡述了該測試系統(tǒng)的硬件及 FPGA的設計與實現(xiàn)。該測試系統(tǒng)可以有效地幫助工程師進行設備互通測試和工程驗收。