基于CPLD的全幀型CCD圖像傳感器驅(qū)動系統(tǒng)設(shè)計

SSC下降沿到來時，標(biāo)志著一次垂直行轉(zhuǎn)移的結(jié)束和一次水平像素轉(zhuǎn)移的開始，CCD像素水平方向像素的轉(zhuǎn)移是由C1，C2，c3等時鐘來完成的，信號頻率都為25 MHz。其轉(zhuǎn)移原理與垂直行轉(zhuǎn)移原理一樣，三相C時鐘信號亦要嚴(yán)格滿足三相交迭原理。如圖4所示，輸出寄存器就是在三相C時鐘信號的驅(qū)動下將這一行逐個像素向輸出放大器轉(zhuǎn)移的。

RG(Reset Gate)是通過復(fù)位管對輸出放大器的浮置擴散電容(Floating Diffusion Capacitante，F(xiàn)D)進(jìn)行復(fù)位的信號，其中FD可以將接收到的電荷包轉(zhuǎn)換為電壓信號。復(fù)位后FD可以接收下一個電荷包。SG(Summing Gate)是在輸出柵OG之前的最后一個柵，SG信號和RG信號的相位與C3信號的相位相同。一行電荷包經(jīng)過輸出放大器的轉(zhuǎn)換和放大后，以電壓信號的形式從CCD輸出。接下來再進(jìn)行下一行的垂直行轉(zhuǎn)移和水平像素轉(zhuǎn)移輸出，直到將光敏面上的所有5 356行電荷包輸出完畢為止。由此可見，整個一幀圖像是在A時鐘信號和C時鐘信號的交替驅(qū)動下從CCD芯片的輸出放大器輸出而完成幀轉(zhuǎn)移的。

2 驅(qū)動系統(tǒng)設(shè)計
隨著大規(guī)?？删幊唐骷难杆侔l(fā)展和廣泛使用，傳統(tǒng)的通過TTL標(biāo)準(zhǔn)電路構(gòu)成的積木式電路系統(tǒng)已經(jīng)慢慢被淘汰。目前較為流行的CCD驅(qū)動電路設(shè)計方案一般有兩種：一是用FPGA或者是CPLD產(chǎn)生CCD的時序驅(qū)動信號，以及用模擬電路(功率放大晶體管和電位器)實現(xiàn)對CCD的直流電平驅(qū)動信號；另一種則是用專用的CCD驅(qū)動芯片，實現(xiàn)對CCD的驅(qū)動。前者要求開發(fā)者對硬件描述語言熟悉，而且實現(xiàn)靈活，集成度高，方便功能的升級和擴展；后者則只需對寄存器進(jìn)行設(shè)置，編程較為簡單，但是可擴展性稍差。在此，采用Altera公司EPM7160SIC 84-10型可編程邏輯器件(CPLD)，使用Altera公司的QuartusⅡ集成開發(fā)環(huán)境，并通過與微機相連的下載線實現(xiàn)CPLD的燒寫和在線編程。頂層的設(shè)計采用原理圖輸入，設(shè)計出各個功能模塊，然后再使用硬件描述語言(VHDL)對各個功能模塊編程的自上而下的開發(fā)方法，實現(xiàn)了高層次復(fù)雜邏輯的設(shè)計，從而實現(xiàn)了硬件設(shè)計的軟件化。
通過對該CCD芯片的了解，將頂層設(shè)計分為3個功能模塊，分別為倍頻模塊(模塊1)、光積分時間控制及快門控制模塊(模塊2)、幀轉(zhuǎn)移模塊(模塊3)，各功能模塊的關(guān)系如圖5所示。模塊1為倍頻模塊，通過調(diào)用該模塊，可產(chǎn)生幀轉(zhuǎn)移所需的頻率脈沖信號。由于CPLD芯片一般不帶有PLL模塊，故可采用延時加異或的方式來實現(xiàn)倍頻。不過目前較新的CPLD，如Lattice的MachXo系列器件則可直接調(diào)用PLL，此處不再贅述。模塊2為光積分時間及快門控制，通過拍照指令產(chǎn)生CR脈沖信號，對CCD進(jìn)行初始化，并生成一個在光積分期問保持高電平的使能信號ENA。將ENA分別發(fā)送至模塊1和模塊3。CR信號和ENA可通過對按鍵信號Trig―in的延遲處理來實現(xiàn)，也較為簡單。該設(shè)計中最關(guān)鍵的是幀轉(zhuǎn)移模塊。其原理主要是利用3個計數(shù)器進(jìn)行相互嵌套，從而產(chǎn)生所需的驅(qū)動信號，其簡易流程如圖6所示。