采用FPGA的高速數(shù)據(jù)采集系統(tǒng)
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隨著科學(xué)技術(shù)的發(fā)展，數(shù)據(jù)采集技術(shù)進(jìn)入到越來(lái)越多的領(lǐng)域。目前，已廣泛應(yīng)用于通信，圖像處理，軍事應(yīng)用，消費(fèi)電子，智能控制等方面。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般都是采用單片機(jī)作為處理器，控制A／D轉(zhuǎn)換器，存儲(chǔ)器及其他外圍電路的工作。這種方式的優(yōu)點(diǎn)是系統(tǒng)的工作基本都是用單片機(jī)來(lái)完成，實(shí)現(xiàn)起來(lái)較為方便，只需對(duì)處理器進(jìn)行編程即可。但隨著數(shù)據(jù)采集進(jìn)入的領(lǐng)域越來(lái)越復(fù)雜，對(duì)數(shù)據(jù)采集的速度和深度都有了更高的要求。傳統(tǒng)的單片機(jī)由于時(shí)鐘頻率較低，外設(shè)速度慢等缺點(diǎn)已經(jīng)大大的限制了數(shù)據(jù)采集的速度和性能。而FPGA與單片機(jī)相比，有著頻率高，內(nèi)部延時(shí)小，內(nèi)部存儲(chǔ)容量大等優(yōu)點(diǎn)，比單片機(jī)更適應(yīng)與高速數(shù)據(jù)采集的場(chǎng)合。因此，本文介紹了一種基于FPGA來(lái)實(shí)現(xiàn)高速數(shù)據(jù)采集的方法，A／D轉(zhuǎn)換器使用AD公司的AD9481，FPGA使用ALTERA公司的EP2C5Q208，存儲(chǔ)器使用HYNIX公司的HY57V641620。系統(tǒng)框圖如圖1所示。
l 高速A／D與FPGA接口的實(shí)現(xiàn)
本文采用的AD轉(zhuǎn)換器是ADI公司的AD9481，AD9481是一款典型的高速AD轉(zhuǎn)換器，其高達(dá)250MSPS的采樣率，適用于高速數(shù)據(jù)采集的場(chǎng)合。因?yàn)锳D9481需要250M的基于PECL標(biāo)準(zhǔn)的差分時(shí)鐘才能工作在250MSPS，因此本設(shè)計(jì)采用摩托羅拉公司的MCl00LVEL16這一時(shí)鐘芯片來(lái)提供250M的差分時(shí)鐘，它只需要輸入單端CMOS電平的250M時(shí)鐘便可以輸出符合AD9481要求的250M差分時(shí)鐘。單端時(shí)鐘由FPGA的鎖相環(huán)對(duì)有源晶振輸入的時(shí)鐘進(jìn)行倍頻輸出。但是這么高的時(shí)鐘在線(xiàn)路板中是一個(gè)潛在的威脅，它既容易干擾其他器件，又容易被其他器件干擾。AD9481的數(shù)字輸出屬于并行接口，2個(gè)250MSPS，8位數(shù)據(jù)輸出組合形成125MSPS，16位的數(shù)據(jù)流，如此高速的數(shù)據(jù)傳輸與存儲(chǔ)容易使數(shù)字系統(tǒng)中出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)和亞穩(wěn)態(tài)，因此首先在AD的數(shù)據(jù)輸出引腳和FPGA的輸入引腳之間串聯(lián)100歐姆的電阻，用來(lái)削弱高速數(shù)據(jù)線(xiàn)在O，1之間變換產(chǎn)生的毛刺和數(shù)據(jù)線(xiàn)之間的干擾。其次，在FPGA內(nèi)部對(duì)AD的數(shù)據(jù)線(xiàn)和鎖存時(shí)鐘的使用應(yīng)嚴(yán)格按照器件手冊(cè)上的建立時(shí)間和保持時(shí)間來(lái)設(shè)計(jì)，否則容易產(chǎn)生亞穩(wěn)態(tài)。
該設(shè)計(jì)選用的FPGA是EP2C5Q208，它是ALTERA公司的CYCLONE2系列的一款低成本FPGA，適用于中小型設(shè)計(jì)。擁有多達(dá)4608的邏輯單元，119808 bit的內(nèi)部RAM，支持ALTERA公司的SOPC，NIOSII，本設(shè)計(jì)通過(guò)EP2C5Q208的內(nèi)部RAM來(lái)做AD高速數(shù)據(jù)傳輸?shù)木彌_，AD過(guò)來(lái)的高速數(shù)據(jù)通過(guò)鎖存時(shí)鐘完成對(duì)FIF0的寫(xiě)操作。如圖2所示，AD_DB[15．．O]是AD的數(shù)據(jù)線(xiàn)，ADB_DCOB是AD的鎖存時(shí)鐘。
評(píng)論