VHDL實(shí)現(xiàn)PCM碼解調(diào)程序模塊設(shè)計(jì)

3.2 字節(jié)同步信號(hào)產(chǎn)生程序

　　設(shè)b為一個(gè)標(biāo)志位，當(dāng)b為‘1’時(shí)，表示檢測(cè)到請(qǐng)求信號(hào)的上升沿且尚未結(jié)束一幀傳輸，該進(jìn)程的byte為字節(jié)同步信號(hào)，用來(lái)標(biāo)志一個(gè)字節(jié)接收完畢。字節(jié)同步信號(hào)產(chǎn)生程序仿真圖如圖5所示。

3.3 并行數(shù)據(jù)輸出及幀尾檢測(cè)程序

　　并行數(shù)據(jù)在字節(jié)同步信號(hào)byte的上升沿輸出，outdata為并行數(shù)據(jù)輸出端，同時(shí)將并行數(shù)據(jù)賦值給幀尾標(biāo)志tail的低8位，將tail的低8位給其高8位，當(dāng)tail的值為146F時(shí)，即表示一幀結(jié)束。并行數(shù)據(jù)輸出及幀尾檢測(cè)程序仿真圖見(jiàn)圖6。

4 調(diào)試結(jié)果

　　所發(fā)送數(shù)據(jù)是以00H為起始遞增的一串?dāng)?shù)據(jù)，該數(shù)據(jù)字長(zhǎng)200，結(jié)尾以146F為標(biāo)記。調(diào)試過(guò)程中，南示波器觀察波形，可以看到請(qǐng)求信號(hào)的頻率及脈寬、移位脈沖的頻率均符合要求，解調(diào)出的并行數(shù)據(jù)與數(shù)據(jù)源的數(shù)據(jù)相吻合。圖7和圖8分別給出移位脈沖電壓up波形和輸出最低位電壓ud波形。

5 結(jié)語(yǔ)

　　基于FPGA的PCM碼解調(diào)電路VHDL程序模塊設(shè)計(jì)，可使電路在發(fā)出請(qǐng)求脈沖后，在移位脈沖的作用下，同步接收PCM數(shù)據(jù)，并輸出8位并行數(shù)據(jù)，在幀尾處結(jié)束解調(diào)。通過(guò)仿真及最終電路調(diào)試驗(yàn)證了該系統(tǒng)設(shè)計(jì)能夠?qū)崿F(xiàn)PCM碼解調(diào)系統(tǒng)功能。