基于FPGA器件的Sobel算法實(shí)現(xiàn)
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以上全部代碼中使用的數(shù)據(jù)類型和函數(shù)均已在PIXEL_PROCESSING.vhd文件中定義，因此，設(shè)計(jì)時(shí)只需在本VHDL文件中使用use子句將其作為設(shè)計(jì)庫中的包進(jìn)行引用即可，其代碼如下：本文引用地址：http://m.butianyuan.cn/article/192125.htm
use work.PIXEL_PROCESSING.all；
通過采用以上VHDL語言行為域進(jìn)行描述，即可完成基于Soble算法的圖像邊沿檢測模塊的設(shè)計(jì)。
3仿真分析
采用兩個(gè)數(shù)據(jù)窗可對系統(tǒng)進(jìn)行功能仿真。從圖5所示的仿真時(shí)序中可以看出，兩個(gè)時(shí)鐘周期可完成一個(gè)數(shù)據(jù)窗的處理，第一個(gè)時(shí)鐘周期生成濾波值VF、VH、VL和VR，第二個(gè)時(shí)鐘周期生成幅值MAG并產(chǎn)生判決結(jié)果POUT。當(dāng)用40 MHz時(shí)鐘時(shí)，若能以此時(shí)鐘二分頻的速度連續(xù)產(chǎn)生數(shù)據(jù)窗，則處理一個(gè)像素只需50 ns，也就是說，處理一個(gè)800×600的圖像只需24 ms。此時(shí)，系統(tǒng)處理速度的瓶頸已不在邊緣檢測模塊，而由其它模塊，如像素窗的生成速度所決定。
除此之外，第二個(gè)時(shí)鐘周期所產(chǎn)生的有效檢測結(jié)束信號(hào)(FINISH)既可以作為前端模塊的數(shù)據(jù)窗發(fā)送信號(hào)，也可以作為后端模塊的檢測結(jié)果接收信號(hào)。該信號(hào)對模塊間的協(xié)同工作具有重要的意義。
4結(jié)束語
采用FPGA器件實(shí)現(xiàn)Soble算法的圖像邊緣檢測具有設(shè)計(jì)過程簡單，處理速度快等優(yōu)點(diǎn)。該方法將前端的像素窗生成模塊、后端的圖像處理模塊以及其他功能模塊集成至同一FPGA器件中，從而大大提高了系統(tǒng)的集成度。
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