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基于PLD的納秒級脈沖發(fā)生器

作者： 時(shí)間：2009-03-20 來源：網(wǎng)絡(luò) 收藏
隨著電子技術(shù)的迅速發(fā)展，高速信號觸發(fā)源已經(jīng)廣泛應(yīng)用于通訊、雷達(dá)等各種電子系統(tǒng)的測試和精確控制中。這就要求有一個(gè)穩(wěn)定性好、納秒上升沿、可控的脈沖發(fā)生器。但是，國內(nèi)至今還沒有合乎這些要求的商用脈沖發(fā)生器。即使在國際上普遍使用的加拿大生產(chǎn)的AVI-N型脈沖發(fā)生器也存在著幅度小、重復(fù)率低、易損壞等缺點(diǎn)。針對此現(xiàn)狀，設(shè)計(jì)一款高速脈沖信號發(fā)生器是非常有意義的?？删幊踢壿嬈骷?PLD)經(jīng)歷了PAL，GAL，CPLD和FPGA幾個(gè)發(fā)展階段，技術(shù)日趨成熟。采用VHDL語言對PLD進(jìn)行編程設(shè)計(jì)具有更改靈活、調(diào)試方便、操作性強(qiáng)、系統(tǒng)可靠性高等眾多優(yōu)點(diǎn)，并有利于硬件設(shè)計(jì)的保護(hù)，防止他人對電路的分析、仿照。因此，利用PLD器件為核心構(gòu)造高速脈沖信號發(fā)生器是一種有效的方法。

1 基本原理

本文引用地址：http://m.butianyuan.cn/article/192124.htm

設(shè)計(jì)采用的XILINX公司的復(fù)雜可編程邏輯器件(CPLD)幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，他以其編程方便、集成度高、速度快、價(jià)格低等特點(diǎn)越來越受到設(shè)計(jì)者的歡迎。選用的CPLD為XILINX公司的XC9572XL，屬于XC9500系列，是目前業(yè)界速度較快的高集成度可編程邏輯器件。

CPLD開發(fā)軟件用ISE 6.0+ModelSim 5.7SE，該軟件是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，并且廣泛支持各種硬件描述語言。他還具有與結(jié)構(gòu)無關(guān)性、多平臺運(yùn)行、豐富的設(shè)計(jì)庫和模塊化的工具等許多功能特點(diǎn)。

CPLD主程序流程圖如圖1所示，時(shí)針信號是整個(gè)程序的關(guān)鍵，通過時(shí)鐘對各個(gè)模塊進(jìn)行精確控制，實(shí)現(xiàn)基本功能。時(shí)鐘信號的精準(zhǔn)度決定了輸出脈沖信號的精準(zhǔn)度。時(shí)鐘源采用了4腳晶振，可以輸出一個(gè)穩(wěn)定的時(shí)鐘信號。CPLD內(nèi)部電路資源分配如圖2所示。


時(shí)鐘信號和復(fù)位信號作為輸入信號，控制脈沖信號的輸出。系統(tǒng)分4個(gè)模塊，包括計(jì)數(shù)器、鎖存器、觸發(fā)器和數(shù)據(jù)輸出模塊。時(shí)鐘信號和復(fù)位信號分別加在計(jì)數(shù)器和觸發(fā)器上，計(jì)數(shù)器計(jì)數(shù)通過鎖存，在時(shí)鐘信號作用下同步觸發(fā)輸出信號。當(dāng)復(fù)位信號到來時(shí)，計(jì)數(shù)器重新清零計(jì)數(shù)。

當(dāng)時(shí)鐘的上升沿到來時(shí)對高頻時(shí)鐘進(jìn)行計(jì)數(shù)，CPLD內(nèi)部建立一個(gè)5位計(jì)數(shù)器，計(jì)數(shù)器滿后自動重置為0，輸出端把計(jì)數(shù)器的各位進(jìn)行輸出，計(jì)數(shù)器滿后也輸出一個(gè)高電平。第一級輸出端一共有7個(gè)，可以實(shí)現(xiàn)對時(shí)鐘的2，4，8，16，32，64分頻以及單脈沖輸出。在CPLD內(nèi)部再建立一個(gè)3位計(jì)數(shù)器，對前級4分頻信號再做計(jì)數(shù)，調(diào)節(jié)占空比，控制脈沖輸出，同時(shí)對一級分頻信號進(jìn)行相與輸出。設(shè)置一個(gè)復(fù)位端，當(dāng)高電平時(shí)候，對電路進(jìn)行復(fù)位，計(jì)數(shù)器重新開始工作。通過復(fù)位端可以很好地控制脈沖輸出，并且輸出信號脈沖寬度在不同的分頻接口可以得到不同的脈沖寬度信號，也可以通過修改程序?qū)崿F(xiàn)脈沖寬度的改變。CPLD外圍硬件電路包括了電源、晶振、輸出端口、指示燈，如圖3所示。
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