賽靈思最新版ISE大幅縮短FPGA設計周期

賽靈思公司（Xilinx, Inc.）推出業(yè)界應用最廣泛的集成軟件環(huán)境（ISE）設計套件的最新版本ISE 9.1i。新版本專門為滿足業(yè)界當前面臨的主要設計挑戰(zhàn)而優(yōu)化，這些挑戰(zhàn)包括時序收斂、設計人員生產(chǎn)力和設計功耗。除了運行速度提高2.5倍以外，ISE 9.1i還新采用了SmartCompile 技術，因而可在確保設計中未變更部分實施結果的同時，將硬件實現(xiàn)的速度再提高多達6倍。同時，ISE 9.1i 還優(yōu)化了其最新65nm Virtex-5 平臺獨特的ExpressFabric技術，可提供比競爭對手的解決方案平均高出30%的性能指標。對于功耗敏感的應用， ISE 9.1i還可將動態(tài)功耗平均降低10%。

這一革命性的技術得益于賽靈思Synplicity超高容量時序收斂工作組（Xilinx-Synplicity Ultra High-Capacity Timing Closure Task Force）的工作成果。 該技術提供了業(yè)界領先的生產(chǎn)力提升能力，可保證最快的時序收斂路徑，并且優(yōu)化了賽靈思領先的Virtex系列和Spartan-3新一代FPGA器件產(chǎn)品的功耗和性能。 

“對于少許設計更改來說，特別是在設計周期的后期，快速的設計實施速度和可預測的時序結果極為重要。”領先的定制汽車系統(tǒng)供應商德國Harmon/Becker 汽車系統(tǒng)有限公司負責制圖平臺的高級技術專家Jochen Frensch說：“對于較小的設計變更，XST (Xilinx Synthesis Technology) 的綜合技術可保留設計未改變部分的名稱，而SmartGuide技術在實施過程中可保持高達99%的設計實現(xiàn)不變，因此我們可以發(fā)現(xiàn)實施的運行速度越來越快。ISE 9.1i中新采用的SmartGuide技術提供了巨大的優(yōu)勢?！?nbsp;

生產(chǎn)力提高

對于當今最先進的設計來說，花費時間最多的是每次做少量修改時都要對整個設計進行重新實施。這種再實施既浪費時間，還面臨與修改沒有直接關系的部分被破壞的風險。賽靈思 SmartCompile技術利用以下技術來解決這些問題：

分區(qū)（Partition）技術：利用剪切-粘貼功能自動準確保持現(xiàn)有布局和布線，將設計再實施所需要的時間平均縮短2.5倍，從而把設計周期后期進行的少量設計更改而帶來的影響降到最小。

SmartGuide技術：通過采用此前設計實施已完成的結果，可將少量設計修改再實施所需要的時間平均縮短一半。

SmartPreview技術：用戶可以中止并重新恢復布局布線過程，并保存中間結果來評估設計狀態(tài)。通過預覽實施過程中生成的信息，如布線狀態(tài)和時序結果，用戶不必等待整個實施過程結束就可以做出重要的折衷方案。

由于運行速度提升高達6倍，再加上精確的設計分區(qū)保持以及設計實施過程中更高的可視性，SmartCompile技術將設計生產(chǎn)力提升了一個數(shù)量級。 對于具有挑戰(zhàn)性的設計來說，這些成績還不包括前面提到的2.5倍運行速度的提高。

通過一系列用戶界面的增強，ISE 9.1i還簡化了FPGA設計人員的操作。這些增強包括： 

Tcl命令控制臺使設計人員可輕易地從ISE圖形用戶界面轉換到命令行環(huán)境。 

源代碼兼容性功能可識別重建結果所必需的文件，并支持導入和輸出，方便源代碼控制。 

時序收斂速度加快

ISE 9.1i設計工具的新功能基于ISE Fmax技術，旨在為高密度、高性能、基于Virtex-5的設計提供無與倫比的性能和時序收斂性能。集成的ISE 9.1i時序收斂流程大大增強了物理綜合及優(yōu)化技術，因而可提供更高質(zhì)量的結果。優(yōu)化的布線算法可最有效地利用65nm ExpressFabric技術的對角線對稱互連資源，將延遲降到最小，并全面發(fā)揮Virtex-5平臺的高性能特點。 

“對于FPGA設計人員來說，時序收斂是最重要的問題，新版本ISE軟件極大地簡化并加快了這一過程，” 賽靈思公司設計軟件部副總裁Bruce Talley說，“我們的ISE SmartCompile技術解決了當今設計人員面臨的最難解決的幾大挑戰(zhàn)，使他們能夠在更短的時間內(nèi)獲得更高的性能，同時減少反復設計的次數(shù)，提高設計效率。對我們的用戶來說，同樣有吸引力的是在不犧牲總體性能的情況下，ISE 9.1i還可以使他們能對低功耗設計要求進行優(yōu)化?！?

整個ISE 9.1i軟件套件的基礎架構是一個已擴展的時序收斂工具環(huán)境，也可以說是一個虛擬“時序收斂工具艙”，支持約束輸入、時序分析、平面布局規(guī)劃和報告視圖之間的直觀交叉探查（cross-probing），因此設計人員可以更容易地分析時序問題。ISE 9.1i集成時序收斂流程集成了增強的物理綜合工具，改善了綜合和布局時序間的時序相關性，從而可以獲得質(zhì)量更高的結果。

功耗優(yōu)化

XST技術和布局布線功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動態(tài)功耗平均降低10%。XST提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和BRAM塊進行宏處理。物理實施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡，可以在不犧牲性能的情況下將功耗降到盡可能低。