賽靈思最新版ISE大幅縮短FPGA設(shè)計(jì)周期

賽靈思公司（Xilinx, Inc.）推出業(yè)界應(yīng)用最廣泛的集成軟件環(huán)境（ISE）設(shè)計(jì)套件的最新版本ISE 9.1i。新版本專門為滿足業(yè)界當(dāng)前面臨的主要設(shè)計(jì)挑戰(zhàn)而優(yōu)化，這些挑戰(zhàn)包括時(shí)序收斂、設(shè)計(jì)人員生產(chǎn)力和設(shè)計(jì)功耗。除了運(yùn)行速度提高2.5倍以外，ISE 9.1i還新采用了SmartCompile 技術(shù)，因而可在確保設(shè)計(jì)中未變更部分實(shí)施結(jié)果的同時(shí)，將硬件實(shí)現(xiàn)的速度再提高多達(dá)6倍。同時(shí)，ISE 9.1i 還優(yōu)化了其最新65nm Virtex-5 平臺獨(dú)特的ExpressFabric技術(shù)，可提供比競爭對手的解決方案平均高出30%的性能指標(biāo)。對于功耗敏感的應(yīng)用， ISE 9.1i還可將動態(tài)功耗平均降低10%。

這一革命性的技術(shù)得益于賽靈思Synplicity超高容量時(shí)序收斂工作組（Xilinx-Synplicity Ultra High-Capacity Timing Closure Task Force）的工作成果。 該技術(shù)提供了業(yè)界領(lǐng)先的生產(chǎn)力提升能力，可保證最快的時(shí)序收斂路徑，并且優(yōu)化了賽靈思領(lǐng)先的Virtex系列和Spartan-3新一代FPGA器件產(chǎn)品的功耗和性能。 

“對于少許設(shè)計(jì)更改來說，特別是在設(shè)計(jì)周期的后期，快速的設(shè)計(jì)實(shí)施速度和可預(yù)測的時(shí)序結(jié)果極為重要?！鳖I(lǐng)先的定制汽車系統(tǒng)供應(yīng)商德國Harmon/Becker 汽車系統(tǒng)有限公司負(fù)責(zé)制圖平臺的高級技術(shù)專家Jochen Frensch說：“對于較小的設(shè)計(jì)變更，XST (Xilinx Synthesis Technology) 的綜合技術(shù)可保留設(shè)計(jì)未改變部分的名稱，而SmartGuide技術(shù)在實(shí)施過程中可保持高達(dá)99%的設(shè)計(jì)實(shí)現(xiàn)不變，因此我們可以發(fā)現(xiàn)實(shí)施的運(yùn)行速度越來越快。ISE 9.1i中新采用的SmartGuide技術(shù)提供了巨大的優(yōu)勢。” 

生產(chǎn)力提高

對于當(dāng)今最先進(jìn)的設(shè)計(jì)來說，花費(fèi)時(shí)間最多的是每次做少量修改時(shí)都要對整個(gè)設(shè)計(jì)進(jìn)行重新實(shí)施。這種再實(shí)施既浪費(fèi)時(shí)間，還面臨與修改沒有直接關(guān)系的部分被破壞的風(fēng)險(xiǎn)。賽靈思 SmartCompile技術(shù)利用以下技術(shù)來解決這些問題：

分區(qū)（Partition）技術(shù)：利用剪切-粘貼功能自動準(zhǔn)確保持現(xiàn)有布局和布線，將設(shè)計(jì)再實(shí)施所需要的時(shí)間平均縮短2.5倍，從而把設(shè)計(jì)周期后期進(jìn)行的少量設(shè)計(jì)更改而帶來的影響降到最小。

SmartGuide技術(shù)：通過采用此前設(shè)計(jì)實(shí)施已完成的結(jié)果，可將少量設(shè)計(jì)修改再實(shí)施所需要的時(shí)間平均縮短一半。

SmartPreview技術(shù)：用戶可以中止并重新恢復(fù)布局布線過程，并保存中間結(jié)果來評估設(shè)計(jì)狀態(tài)。通過預(yù)覽實(shí)施過程中生成的信息，如布線狀態(tài)和時(shí)序結(jié)果，用戶不必等待整個(gè)實(shí)施過程結(jié)束就可以做出重要的折衷方案。

由于運(yùn)行速度提升高達(dá)6倍，再加上精確的設(shè)計(jì)分區(qū)保持以及設(shè)計(jì)實(shí)施過程中更高的可視性，SmartCompile技術(shù)將設(shè)計(jì)生產(chǎn)力提升了一個(gè)數(shù)量級。 對于具有挑戰(zhàn)性的設(shè)計(jì)來說，這些成績還不包括前面提到的2.5倍運(yùn)行速度的提高。

通過一系列用戶界面的增強(qiáng)，ISE 9.1i還簡化了FPGA設(shè)計(jì)人員的操作。這些增強(qiáng)包括： 

Tcl命令控制臺使設(shè)計(jì)人員可輕易地從ISE圖形用戶界面轉(zhuǎn)換到命令行環(huán)境。 

源代碼兼容性功能可識別重建結(jié)果所必需的文件，并支持導(dǎo)入和輸出，方便源代碼控制。 

時(shí)序收斂速度加快

ISE 9.1i設(shè)計(jì)工具的新功能基于ISE Fmax技術(shù)，旨在為高密度、高性能、基于Virtex-5的設(shè)計(jì)提供無與倫比的性能和時(shí)序收斂性能。集成的ISE 9.1i時(shí)序收斂流程大大增強(qiáng)了物理綜合及優(yōu)化技術(shù)，因而可提供更高質(zhì)量的結(jié)果。優(yōu)化的布線算法可最有效地利用65nm ExpressFabric技術(shù)的對角線對稱互連資源，將延遲降到最小，并全面發(fā)揮Virtex-5平臺的高性能特點(diǎn)。 

“對于FPGA設(shè)計(jì)人員來說，時(shí)序收斂是最重要的問題，新版本ISE軟件極大地簡化并加快了這一過程，” 賽靈思公司設(shè)計(jì)軟件部副總裁Bruce Talley說，“我們的ISE SmartCompile技術(shù)解決了當(dāng)今設(shè)計(jì)人員面臨的最難解決的幾大挑戰(zhàn)，使他們能夠在更短的時(shí)間內(nèi)獲得更高的性能，同時(shí)減少反復(fù)設(shè)計(jì)的次數(shù)，提高設(shè)計(jì)效率。對我們的用戶來說，同樣有吸引力的是在不犧牲總體性能的情況下，ISE 9.1i還可以使他們能對低功耗設(shè)計(jì)要求進(jìn)行優(yōu)化?！?

整個(gè)ISE 9.1i軟件套件的基礎(chǔ)架構(gòu)是一個(gè)已擴(kuò)展的時(shí)序收斂工具環(huán)境，也可以說是一個(gè)虛擬“時(shí)序收斂工具艙”，支持約束輸入、時(shí)序分析、平面布局規(guī)劃和報(bào)告視圖之間的直觀交叉探查（cross-probing），因此設(shè)計(jì)人員可以更容易地分析時(shí)序問題。ISE 9.1i集成時(shí)序收斂流程集成了增強(qiáng)的物理綜合工具，改善了綜合和布局時(shí)序間的時(shí)序相關(guān)性，從而可以獲得質(zhì)量更高的結(jié)果。

功耗優(yōu)化

XST技術(shù)和布局布線功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動態(tài)功耗平均降低10%。XST提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和BRAM塊進(jìn)行宏處理。物理實(shí)施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡(luò)，可以在不犧牲性能的情況下將功耗降到盡可能低。