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用XC9572實現(xiàn)HDB3編解碼設(shè)計

作者: 時間:2004-12-08 來源:網(wǎng)絡(luò) 收藏

摘要:介紹了的原理和方法,給出了用CPLD(Complex Programmable Logic Device)實現(xiàn)E1信號的方法,同時給出了它的實現(xiàn)原理圖,最后給出了XILINX的9500系列可編程邏輯器件的開發(fā)流程。

關(guān)鍵詞:復雜可編程邏輯電路;三階高密度碼;極性交替反轉(zhuǎn)碼;在系統(tǒng)編程

1?。兀茫梗担罚?器件介紹

XC9572是XILINX公司生產(chǎn)的一款高性能可編程邏輯器件。它內(nèi)含4個36V18功能塊,并具有1600個可用系統(tǒng)門。其系統(tǒng)結(jié)構(gòu)如圖1所示。從結(jié)構(gòu)上看,XC9572包含三種單元,即宏單元、可編程I/O單元和可編程內(nèi)部連線。其主要特點如下:

●所有可編程管腳間的腳對腳延時均為5ns;

●系統(tǒng)的時鐘速度可達到125MHz;

●具有72個宏單元和1600個可用系統(tǒng)門;

●可編程次數(shù)為10000次;

●可采用5V在線編程和擦除;

●擁有強大的管腳鎖定能力;

●每個宏單元都具有可編程低功耗模式;

●未用的管腳有編程接地能力;

●提供有編程保密位,可對設(shè)計提供加密保護以防止非法讀??;

●外部I/O引腳與3.3V和5V兼容。

2 HDB3的及實現(xiàn)原理

HDB3碼(三階高密度雙極性碼)是基帶電信設(shè)備之間進行基帶傳輸?shù)闹饕a型之一。它的主要特點是易于提取時鐘、不受直流特性影響、具有自檢能力、連令串小于3個等。

E1信號是我國和歐洲國家電信傳輸網(wǎng)一次群使用的傳輸系統(tǒng)。E1信號由32個64kbps的PCM話路經(jīng)過時分復用形成。CCITT建議G.703標準詳細規(guī)定了HDB3碼用于E1信號的標準。

用XC9572實現(xiàn)E1信號的HDB3編解碼電路比較簡單,而且無需可調(diào)整外圍電路。本設(shè)計使用了PC44封裝形式的XC9572可編程邏輯器件共有30個可編程IO引腳、6個電源引腳和4個JTAG引腳。整個設(shè)計使用了XC9572器件80%的容量。圖2所示是其實現(xiàn)電路圖。

HDB3碼是AMI(Alternate Mark Inversion)碼的改進型。AMI碼是用交替極性的脈沖表示碼元“1”,用無脈沖表示碼元“0”。為了防止電路長時間出現(xiàn)無脈沖狀態(tài),HDB3碼的編碼規(guī)則是:當沒有4個或4個連續(xù)的“0”碼時,就按AMI碼規(guī)則編碼;當出現(xiàn)4個或4個連續(xù)的“0”碼時,每4個連續(xù)“0”的第一個“0”的變化應(yīng)視它前面相鄰的“1”的情況而定,如果它的前一個“1”的極性與前一個破壞點的極性相反而本身就是破壞點,則4個連續(xù)的“0”的第一個仍保持“0”;如果它的前一個“1”的極性與前一個破壞點的極性相同而本身就是破壞點,則第一個“0”改為“1”。這一規(guī)則保證了相繼破壞點具有交替的極性,因而不會引入直流成分。4個連續(xù)“0”的第2,3個總是“0”。4個連續(xù)的“0“的第4個改為“1”,而極性與它前一個“1”的極性相同(破壞點極性交替規(guī)則)。在接收端,如果相繼接收到兩個極性相同的“1”?它的前面有3個連續(xù)的“0”?則將后一個“1”改為“0”?如果它的前面有2個連續(xù)的“0”,則將前后兩個“1”改為“0”,這樣就恢復了原來的數(shù)據(jù)信號。下面是一個HDB3碼的例子:

其中:V代表破壞點,+V表示+1,-V表示-1,+B表示+1,-B表示-1。

圖2 編解碼電原理圖

在根據(jù)上述原理實現(xiàn)HDB3編解碼的圖2電路中,BNC1插頭送來的HDB3信號經(jīng)變壓器T1、U4及外圍器件組成的單雙變換電路后將轉(zhuǎn)換成兩路單極性碼并送給可編程邏輯電路?XC9572?U5的43、44腳,然后經(jīng)過可編程邏輯電路內(nèi)部解碼后,從可編程邏輯電路?XC9572?U5的24、25腳輸出數(shù)據(jù)和時鐘。從U5的26、27引腳輸入的數(shù)據(jù)和時鐘經(jīng)其內(nèi)部編碼后,將從其2和8腳輸出,而后再經(jīng)過U3以及外圍器件和變壓器T1組成的單雙變換電路形成HDB3碼,并從BNC2插頭輸出。

3?。疲希眨危模粒裕桑希?ISE 4.2I開發(fā)工具

FOUNDATION ISE 4.2I是開發(fā)XILINX公司可編程邏輯產(chǎn)品(包括CPLD和FPGA系列)的軟件工具包。利用FOUNDATION ISE 4.2I提供的設(shè)計環(huán)境和設(shè)計工具,可以靈活高效地完成各種數(shù)字電路設(shè)計。在FOUNDATION ISE 4.2I的設(shè)計環(huán)境下,對CPLD和FPGA進行設(shè)計的過程如下:

(1) FOUNDATION ISE 4.2I的設(shè)計輸入有圖形輸入和文本輸入兩種方式。此外,符號編輯器用于編輯用戶的模塊符號。在本系統(tǒng)中,筆者使用Verilog HDL語言作為文本輸入方式。

(2) 設(shè)計實現(xiàn)是在FPGA或CPLD器件內(nèi)物理地實現(xiàn)所需的邏輯。這個過程由FOUNDATION ISE 4.2I中的核心部分編譯器完成。它可依據(jù)設(shè)計輸入文件自動生成?主要用于器件編程、波形仿真、延時分析等所需的數(shù)據(jù)文件。

(3) 設(shè)計仿真是由仿真器和時延分析器利用編譯器產(chǎn)生的數(shù)據(jù)文件來自動完成邏輯功能仿真和延時特性仿真(時序仿真)的。通過仿真可以發(fā)現(xiàn)設(shè)計中的錯誤與不足,以便對設(shè)計進行修改和完善,使其最終達到設(shè)計要求。

(4) 仿真結(jié)果正確以后,即可進行器件編程。即通過編程器(Programmer)將設(shè)計文件下載到FPGA芯片中。以在實際芯片中進行實際信號的時序驗證?同時就芯片的實際運行性能進行系統(tǒng)測試。

4?。龋模拢车模茫校蹋膶崿F(xiàn)及仿真結(jié)果

用XC9572實現(xiàn)HDB3編解碼設(shè)計主要由編碼、時鐘提取和譯碼三部分組成。其中編碼部分是根據(jù)HDB3編碼原理把二進制碼的時鐘和數(shù)據(jù)信號編碼成兩路單極性的HDB3碼輸出。其編碼原理框圖如圖3所示。

時鐘提取是譯碼的關(guān)鍵部分,原理是32.768MHz時鐘提取兩路HDB3單極性碼的上升沿,并形成寬度2倍于32.768MHz時鐘周期寬度的脈沖,然后用此脈沖復位32.768MHz時鐘的16Bit計數(shù)器,最后根據(jù)16Bit計數(shù)器的結(jié)果產(chǎn)生2.048MHz時鐘。

譯碼部分比較簡單。它根據(jù)HDB3碼的特點首先檢測出極性破壞點,即找出4連零碼中添加V碼的位置(破壞點位置),其次去掉添加的V碼,最后去掉4連零碼中添加的B碼以將其還原成單極性不歸零碼。譯碼原理框圖如圖4所示。

HDB3編解碼的CPLD設(shè)計可采用上面介紹的FOUNDATION ISE 4.2I 開發(fā)工具來實現(xiàn)。設(shè)計輸入采用Verilog HDL語言完成。設(shè)計分為三個模塊:時鐘模塊、編碼模塊、譯碼模塊。限于篇幅,本文未給出時鐘模塊、編碼模塊及譯碼模塊的源代碼。有需要者,可和作者聯(lián)系。

5 結(jié)束語

本文介紹的用CPLD 實現(xiàn)HDB3編解碼電路具有電路簡單、可靠、價格便宜等優(yōu)點。將該電路用于10MHz以太網(wǎng)到E1信號相互轉(zhuǎn)接通信設(shè)備中后,經(jīng)過實際測試,其性能指標完全能夠滿足CCITT建議G.703標準。另外,通過修改時鐘提取部分及更換晶體,該電路還可用于其它速率的HDB3編解碼。



關(guān)鍵詞: 9572 HDB3 XC 編解碼

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