新聞中心

EEPW首頁(yè) > 測(cè)試測(cè)量 > 設(shè)計(jì)應(yīng)用 > 超聲波隨鉆井徑檢測(cè)儀的數(shù)據(jù)采集與傳輸

超聲波隨鉆井徑檢測(cè)儀的數(shù)據(jù)采集與傳輸

作者: 時(shí)間:2013-04-25 來(lái)源:網(wǎng)絡(luò) 收藏

摘要:為了更好地發(fā)揮測(cè)井儀檢測(cè)數(shù)據(jù)的真實(shí)性和使用靈活性等優(yōu)點(diǎn),文中基于Actel公司的APA075FPGA數(shù)據(jù)采集和系統(tǒng)所涉及到的AD數(shù)據(jù)采集、FPGA數(shù)據(jù)緩存、FPGA中數(shù)據(jù)的串口發(fā)送三部分,在實(shí)驗(yàn)室自制的一塊FPGA最小系統(tǒng)板上,開(kāi)發(fā)了一種激發(fā)換能器來(lái)對(duì)回波進(jìn)行采集、緩存和
關(guān)鍵詞:井徑檢測(cè);AD數(shù)據(jù)采集;FPGA;串口發(fā)送

0 引言
在油、氣開(kāi)發(fā)過(guò)程中,測(cè)井是必不可少的。在開(kāi)發(fā)初期,有勘探測(cè)井,在開(kāi)發(fā)中后期,則有生產(chǎn)測(cè)井。傳統(tǒng)的電纜測(cè)井存在著種種難以解決的問(wèn)題,如在某些大斜度井或特殊地質(zhì)環(huán)境(膨脹粘土或高壓地層)鉆井時(shí),電纜測(cè)井就無(wú)法進(jìn)行。除此之外,電纜測(cè)井是在鉆井完成之后,用電纜將儀器放入井中進(jìn)行測(cè)量,鉆井過(guò)程中帶出的鉆碎的巖屑和鉆井液會(huì)侵入地層,這樣測(cè)量的數(shù)據(jù)與真實(shí)的數(shù)據(jù)有一定的差別。因此,測(cè)井技術(shù)就應(yīng)運(yùn)而生,而無(wú)論是在電纜測(cè)井還是隨鉆測(cè)井中,數(shù)據(jù)采集和都是必不可少的。
本文所涉及的隨鉆測(cè)井徑的基本原理是:沿著油井的徑向向井壁垂直發(fā)射,當(dāng)發(fā)出的遇到井壁時(shí)發(fā)生反射,反射的回波被換能器接收。這樣,根據(jù)超聲換能器發(fā)出超聲波到反射回波被換能器接收所經(jīng)歷的時(shí)間t和已知的超聲波在泥漿中的速度v就可以計(jì)算井徑的長(zhǎng)度。本文運(yùn)用AD對(duì)回波進(jìn)行采集,運(yùn)用FPGA對(duì)AD轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行緩存和傳輸,F(xiàn)PGA為AD提供片選信號(hào)和轉(zhuǎn)換時(shí)鐘,轉(zhuǎn)換之后的數(shù)字量再給FPGA進(jìn)行串轉(zhuǎn)并、FIFO存儲(chǔ)、串口發(fā)送。在本文中,F(xiàn)PGA采用的是Actel公司的APA075,開(kāi)發(fā)平臺(tái)采用的是Liber08.5。

1 系統(tǒng)的總體設(shè)計(jì)
本系統(tǒng)的總體設(shè)計(jì)思想是:FPGA為AD提供片選及時(shí)鐘等控制信號(hào),AD將數(shù)字化后的數(shù)據(jù)送給FPGA,并在FPGA中進(jìn)行串并轉(zhuǎn)換、緩存等一系列數(shù)據(jù)處理后,再通過(guò)MAX232完成TTL電平到RS-232電平的轉(zhuǎn)換,然后在PC機(jī)上運(yùn)用串口調(diào)試小助手顯示數(shù)據(jù)。通過(guò)分析串口調(diào)試小助手上顯示的數(shù)據(jù)來(lái)判斷是否正確,從而驗(yàn)證系統(tǒng)設(shè)計(jì)的合理性。其系統(tǒng)框圖如圖1所示。

本文引用地址:http://m.butianyuan.cn/article/192799.htm

a.JPG



2 FPGA主要功能模塊的設(shè)計(jì)
在本系統(tǒng)中,F(xiàn)PGA的功能模塊主要包括AD控制模塊、FIFO設(shè)計(jì)模塊和串口數(shù)據(jù)發(fā)送模塊三部分。FPGA系統(tǒng)與外圍電路的信息交換主要由AD_out、clk、SCLK、CS、TXD等信號(hào)線完成。其中,AD_out負(fù)責(zé)將AD轉(zhuǎn)換后的數(shù)字信號(hào)送入FPGA;CS和SCLK是FPGA為AD提供的片選信號(hào)和時(shí)鐘信號(hào),用來(lái)控制AD的轉(zhuǎn)換;TXD是FPGA輸出數(shù)據(jù)的通道:clk是FPGA的時(shí)鐘信號(hào)。系統(tǒng)時(shí)鐘采用50 MHz,其FPGA功能模塊電路框圖如圖2所示。

b.JPG

fpga相關(guān)文章:fpga是什么



上一頁(yè) 1 2 下一頁(yè)

關(guān)鍵詞: 超聲波 隨鉆 檢測(cè)儀 傳輸

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉