基于混合信號示波器的混合信號電路設計及調(diào)試

對于BGA等特殊封裝形式以及使用FPGA的電路，本身電路可測的管腳不是很多，18個或20個通道往往已是不錯，而且FPGA的供應商提供的開發(fā)工具，往往引出的管腳也有限，若使用Xilinx公司的芯片，安捷倫FPGA調(diào)試儀E5904B配合混合信號示波器使用，可以同時觀察FPGA內(nèi)部節(jié)點和外圍信號的互動情況。

目前大量使用的數(shù)字示波器大都是2通道或4通道，當有大量數(shù)字信號需要被調(diào)試時，條件好的工程師會借助于邏輯分析儀，但孤立地使用邏輯分析儀或數(shù)字示波器對混合信號電路的調(diào)試效率往往是很低的。如很多時候，電路中的關鍵握手活動或特定任務執(zhí)行的驗證往往牽涉到模擬信號和多路數(shù)字信號必須在某個時間段按一定時序出現(xiàn)，因此需要把示波器和邏輯分析儀器同步起來一起使用。目前的方案有：

1、在邏輯分析系統(tǒng)中允許使用示波器模塊;

2、使用時間相關夾具同步兩臺儀器，并讓其中一臺儀器的光標移動時，另一臺儀器的光標也跟著移動(即光標聯(lián)動功能)。

與混合信號示波器方案相比，上述兩個方案都適合于可將數(shù)十路甚至上百路信號測試點都引出來的電路，優(yōu)點是邏輯分析功能非常完善和強大，可以做反匯編，甚至高級源代碼分析，缺點是只能引出十幾個被測點的電路，顯然有點大材小用，而且價格比較昂貴，使用起來較混合信號示波器復雜。尤其是使用時間相關夾具的第二種方案，若想將示波器的數(shù)據(jù)傳輸?shù)竭壿嫹治鰞x的屏幕上和數(shù)字通道一起顯示，屏幕刷新率會很慢，如果示波器每通道有4M采樣點存儲深度，將示波器四個通道的數(shù)據(jù)傳遞到邏輯分析儀器上顯示一次可能會需要1分鐘的時間。對于上面舉的PCI總線數(shù)采插卡的例子，必須將示波器設置成無限余輝的方式，才能發(fā)現(xiàn)偶發(fā)的時鐘信號幅值跌落情況。若屏幕刷新率很慢，是難以解決問題的，對觀察DDR SDRAM信號眼圖也是如此。當然，你可以讓兩臺儀器各自顯示各自的波形，這樣不影響示波器的波形刷新率，但觀察多路混合信號就不太直觀，而且有的廠家的時間相關夾具不支持光標聯(lián)動功能，使用起來就更不方便了。

混合信號示波器是根據(jù)模擬和混合信號電路的特征和測試需求研發(fā)出來的產(chǎn)品，而且其價格定位是和數(shù)字存儲示波器(DSO)同檔次的。在當今電路很多測試點不能被觸及或引出的情況下，邏輯分析儀器沒有充分用武之地，或者只有購買示波器的經(jīng)費而沒有邏輯分析儀器經(jīng)費的情況下，此時混合信號示波器不失為一很好的選擇。