淺談FPGA設(shè)計原則與技巧

前言

FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，作為專用集成電路領(lǐng)域中的一種半定制電路，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展下的產(chǎn)物。近幾年來由于FPGA器件的應(yīng)用十分廣泛，而FPGA設(shè)計是使用FPGA器件必不可少的一部分，所以了解與掌握有關(guān)FPGA設(shè)計知識是十分必要的。

FPGA設(shè)計的基本原則及常用模塊

基本原則：一 面積和速度的平衡與互換;二硬件原則;三 系統(tǒng)原則;四 同步設(shè)計原則;

常用模塊：一 RAM;二 FIFO;三 全局時鐘資源與時鐘鎖相環(huán);四 全局復(fù)位、置位信號

四種常用FPGA設(shè)計思想與技巧

FPGA設(shè)計思想與技巧是FPGA/CPLD邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn),合理地采用這些設(shè)計思想能在FPGA設(shè)計工作種取得事半功倍的效果。常用的FPGA設(shè)計思想與技巧,包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。

FPGA設(shè)計思想之一乒乓操作

“乒乓操作”是一個常常應(yīng)用于數(shù)據(jù)流控制的處理技巧,典型的乒乓操作方法如圖1所示。

乒乓操作的處理流程為：輸入數(shù)據(jù)流通過“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖區(qū),數(shù)據(jù)緩沖模塊可以為任何存儲模塊,比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個緩沖周期,將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”;在第2個緩沖周期,通過“輸入數(shù)據(jù)選擇單元”的切換,將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊2”,同時將“數(shù)據(jù)緩沖模塊1”緩存的第1個周期數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”的選擇,送到“數(shù)據(jù)流運算處理模塊”進行運算處理;在第3個緩沖周期通過“輸入數(shù)據(jù)選擇單元”的再次切換,將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”,同時將“數(shù)據(jù)緩沖模塊2”緩存的第2個周期的數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”切換,送到“數(shù)據(jù)流運算處理模塊”進行運算處理。如此循環(huán)。

圖2：采用雙口RAM,并在DPRAM后引入一級數(shù)據(jù)預(yù)處理模塊實現(xiàn)用低速模塊處理高速數(shù)據(jù)流。

另外,巧妙運用乒乓操作還可以達到用低速模塊處理高速數(shù)據(jù)流的效果。如圖2所示,數(shù)據(jù)緩沖模塊采用了雙口RAM,并在DPRAM后引入了一級數(shù)據(jù)預(yù)處理模塊,這個數(shù)據(jù)預(yù)處理可以根據(jù)需要的各種數(shù)據(jù)運算,比如在WCDMA設(shè)計中,對輸入數(shù)據(jù)流的解擴、解擾、去旋轉(zhuǎn)等。假設(shè)端口A的輸入數(shù)據(jù)流的速率為100Mbps,乒乓操作的緩沖周期是10ms。

通過乒乓操作實現(xiàn)低速模塊處理高速數(shù)據(jù)的實質(zhì)是：通過DPRAM這種緩存單元實現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換,并行用“數(shù)據(jù)預(yù)處理模塊1”和“數(shù)據(jù)預(yù)處理模塊2”處理分流的數(shù)據(jù),是面積與速度互換原則的體現(xiàn)!

串并轉(zhuǎn)換設(shè)計技巧

串并轉(zhuǎn)換是FPGA設(shè)計的一個重要技巧,它是數(shù)據(jù)流處理的常用手段,也是面積與速度互換思想的直接體現(xiàn)。FPGA設(shè)計思想中的串并轉(zhuǎn)換的實現(xiàn)方法多種多樣,根據(jù)數(shù)據(jù)的排序和數(shù)量的要求,可以選用寄存器、RAM等實現(xiàn)。前面在乒乓操作的圖例中,就是通過DPRAM實現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換,而且由于使用了DPRAM,數(shù)據(jù)的緩沖區(qū)可以開得很大,對于數(shù)量比較小的設(shè)計可以采用寄存器完成串并轉(zhuǎn)換。如無特殊需求,應(yīng)該用同步時序設(shè)計完成串并之間的轉(zhuǎn)換。比如數(shù)據(jù)從串行到并行,數(shù)據(jù)排列順序是高位在前,可以用下面的編碼實現(xiàn)：

prl_temp={prl_temp,srl_in};

其中,prl_temp是并行輸出緩存寄存器,srl_in是串行數(shù)據(jù)輸入。

對于排列順序有規(guī)定的串并轉(zhuǎn)換,可以用case語句判斷實現(xiàn)。對于復(fù)雜的串并轉(zhuǎn)換,還可以用狀態(tài)機實現(xiàn)。

流水線操作設(shè)計思想

圖3：流水線設(shè)計的結(jié)構(gòu)示意圖

流水線設(shè)計的一個關(guān)鍵在于整個設(shè)計時序的合理安排,要求每個操作步驟的劃分合理。如果前級操作時間恰好等于后級的操作時間,設(shè)計最為簡單,前級的輸出直接匯入后級的輸入即可;如果前級操作時間大于后級的操作時間,則需要對前級的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級輸入端;如果前級操作時間恰好小于后級的操作時間,則必須通過復(fù)制邏輯,將數(shù)據(jù)流分流,或者在前級對數(shù)據(jù)采用存儲、后處理方式,否則會造成后級數(shù)據(jù)溢出。

在WCDMA設(shè)計中經(jīng)常使用到流水線處理的方法,如RAKE接收機、搜索器、前導(dǎo)捕獲等。流水線處理方式之所以頻率較高,是因為復(fù)制了處理模塊,它是面積換取速度思想的又一種具體體現(xiàn)。

圖4：流水線設(shè)計時序示意圖

數(shù)據(jù)接口的同步方法

數(shù)據(jù)接口的同步是FPGA設(shè)計的一個常見問題,也是一個重點和難點,很多設(shè)計不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問題。

在電路圖設(shè)計階段,一些工程師手工加入BUFT或者非門調(diào)整數(shù)據(jù)延遲,從而保證本級模塊的時鐘對上級模塊數(shù)據(jù)的建立、保持時間要求。還有一些工程師為了有穩(wěn)定的采樣,生成了很多相差90度的時鐘信號,時而用正沿打一下數(shù)據(jù),時而用負沿打一下數(shù)據(jù),用以調(diào)整數(shù)據(jù)的采樣位置。這兩種做法都十分不可取,因為一旦芯片更新?lián)Q代或者移植到其它芯片組的芯片上,采樣實現(xiàn)必須從新設(shè)計。而且,這兩種做法造成電路實現(xiàn)的余量不夠,一旦外界條件變換(比如溫度升高),采樣時序就有可能完全紊亂,造成電路癱瘓。

總結(jié)

由于FPGA既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點，可以快速成品，也可以被修改來改正程序中的錯誤和更便宜的造價。所以電子工程師們開發(fā)設(shè)計是在普通的FPGA上完成然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。本文主要介紹了FPGA設(shè)計的基本原則和FPGA設(shè)計的思想與技巧。