基于LabVIEW FPGA模塊的FIFO深度設(shè)定實現(xiàn)

　　在FPGA vi完成調(diào)試、編譯、下載到板卡之后，就需要在主控計算機上創(chuàng)建一個用戶界面程序Host vi。在用戶界面應(yīng)用程序中可以完成一些實時性要求不高的操作，例如配置系統(tǒng)參數(shù)，管理數(shù)據(jù)等。Host vi通過FPGA接口函數(shù)與FPGA vi進行通信，以及處理中斷。FPGA接口函數(shù)面板會在安裝LabVIEW FPGA模塊之后，自動添加到LabVIEW的函數(shù)面板中。LabVIEW函數(shù)面板中的FPGA接口函數(shù)面板如圖4所示。

　　2 不同時鐘域的數(shù)據(jù)連續(xù)傳輸

　　本文中的中頻信號生成系統(tǒng)是將主控計算機模擬生成的數(shù)據(jù)通過FPGA送到AD9857發(fā)送出去。數(shù)據(jù)進入FPGA的速率為52 MB/s，由于計算機的非實時性呈現(xiàn)斷續(xù)的形式，其實際的速率要低一些;數(shù)據(jù)傳出FPGA時，其數(shù)據(jù)位寬為16 b，輸出頻率為10 MHz，固其持續(xù)傳輸速率為20 MB/s。數(shù)據(jù)進入FPGA的速率高于出FPGA的速率，這就造成數(shù)據(jù)在不同時鐘域之間傳輸?shù)膯栴}。為了避免數(shù)據(jù)的溢出和保證數(shù)據(jù)連續(xù)性，本文使用DMA FIFO作為主控計算機與FPGA之間的緩存。它的存儲空間包括兩部分：一是主控計算機部分，主控計算機開辟一塊內(nèi)存作為FIFO緩存;二是FPGA部分，FIFO占用部分Block Memory資源作為緩存。二者共同組成一個完整的FIFO，通過PXIe總線傳遞數(shù)據(jù)。FIFO的傳輸機制是：主控計算機首先把一個數(shù)組的數(shù)據(jù)存入作為FIFO緩存的內(nèi)存中;DMA控制器會自動查詢FPGA上的FIFO剩余空間，當滿足緩存剩余空間大于數(shù)據(jù)塊容量的條件時，控制器通過PXIe總線把整個數(shù)據(jù)塊一并送入FPGA上的FIFO中;FPGA FIFO再將數(shù)據(jù)順序送出。

　　若在主控計算機向FIFO兩次寫入數(shù)據(jù)的間隔期間，F(xiàn)IFO中的數(shù)據(jù)保持不被讀空，就能保證輸出FPGA的數(shù)據(jù)是連續(xù)的。而合適的FIFO深度是FIFO不被讀空的基礎(chǔ)，所以確定FIFO深度的設(shè)定方法是數(shù)據(jù)在不同時鐘域之間實現(xiàn)連續(xù)傳輸?shù)年P(guān)鍵。

　　3 FIFO深度的設(shè)定方法

　　3.1 FPGA FIFO深度的設(shè)定

　　DMA控制器將數(shù)據(jù)從主控計算機內(nèi)存整塊的傳送到FPGA的FIFO緩存中，所以FIFO的深度要大于數(shù)據(jù)塊的大小。LabVIEW FPGA里塊存儲FIFO是以2 KB大小來應(yīng)用的。DMA FIFO使用RIO設(shè)備可獲取的內(nèi)置RAM來存儲數(shù)據(jù)信息，該存儲空間與內(nèi)存讀/寫是共享的。所以要留一部分RAM空間進行內(nèi)存的讀/寫，F(xiàn)IFO的最大值為RAM容量減去16 KB。PXIe-5641R的RAM的容量是1 098 KB，所以，F(xiàn)PGAFIFO的深度設(shè)定范圍為2～1 082 KB。

　　另一方面，實際上LabVIEW為了能使FPGA高效運行，對Block Memory方式FIFO的大小作了規(guī)定，其大小只能為2M-1(數(shù)據(jù)由FPGA傳向主控計算機)或2M+5(數(shù)據(jù)由主控計算機傳向FPGA)，M為數(shù)據(jù)的地址寬度;當設(shè)定值不是這些標準值時，LabVIEW會自動的放大到距其最近的一個標準值。這樣就確定了FPGAFIFO的深度，但是還不能保證數(shù)據(jù)能夠連續(xù)輸出。

　　3.2 主控計算機FIFO深度的設(shè)定

　　由于對主控計算機內(nèi)存部分FIFO的讀/寫是以數(shù)組形式斷續(xù)進行的。所以，數(shù)組的長度和兩次寫入的間隔時間是能否保證數(shù)據(jù)連續(xù)性的重要參數(shù)，同時考慮到數(shù)據(jù)輸出FPGA是連續(xù)且頻率固定的。根據(jù)FIFO不讀空的原則推測：當寫入內(nèi)存的數(shù)組的長度N與數(shù)據(jù)寫入內(nèi)存的時間T和數(shù)據(jù)輸出FPGA的頻率F之間滿足如下的關(guān)系時，就能做到數(shù)據(jù)的連續(xù)傳輸：

　　N/T>F (1)

　　鑒于主控計算機操作系統(tǒng)的非實時性，需要將主控計算機FIFO深度D的大小設(shè)定為N的若干倍;通過大量實驗并與NI工程師討論，確定當FIFO的深度D的大小為N的3～5倍時，可完全滿足數(shù)據(jù)連續(xù)傳輸?shù)囊蟆?/p>

　　3.3 實驗驗證

　　數(shù)據(jù)寫入內(nèi)存的時間與主控計算機運行速度以及數(shù)組的大小有關(guān)。表1所示的是數(shù)組長度和寫入內(nèi)存的時間與輸出數(shù)據(jù)連續(xù)性之間關(guān)系的實驗結(jié)果。其中，平均寫入內(nèi)存時間指的是同一個數(shù)組循環(huán)執(zhí)行寫入操作10萬次得到的平均結(jié)果。輸出FPGA的速率為10 MHz。

　　當數(shù)組長度較小時，單位時間內(nèi)寫入到內(nèi)存中的數(shù)據(jù)較少，內(nèi)存里的數(shù)據(jù)不能滿足FPGA FIFO讀取數(shù)據(jù)的需求，在下一組數(shù)據(jù)到達之前內(nèi)存里的數(shù)據(jù)已經(jīng)讀空，故輸出的數(shù)據(jù)不能連續(xù)。當數(shù)組長度增大之后，單位時間寫入到內(nèi)存的數(shù)據(jù)量也隨之增大，內(nèi)存里的數(shù)據(jù)能夠滿足FP-GA FIFO讀取數(shù)據(jù)的需求，在內(nèi)存讀空之前把下一組數(shù)據(jù)送入了內(nèi)存，所以輸出的數(shù)據(jù)能夠保持連續(xù)性。實驗結(jié)果驗證了上述推測公式的正確性。