提高系統(tǒng)級芯片測試效率的方法

1. 自動(dòng)插入與連接BIST控制器到嵌入式存儲(chǔ)器或外部存儲(chǔ)器，縮短了設(shè)計(jì)與測試時(shí)間；

2.生成可綜合的VHDL或Verilog描述、仿真用的測試基準(zhǔn)和綜合命令文件，保證通暢的設(shè)計(jì)流程和靈活的目標(biāo)工藝映象；

3. 支持對多種形式的存儲(chǔ)單元測試，包括：SRAM、ROM、DRAM和多端口RAM；

4. 支持多種存儲(chǔ)器測試算法，包括：March C+、檢查板、ROM、特定地址和數(shù)據(jù)保持等等；

5. 支持用戶自定義的存儲(chǔ)器測試算法；

6. 能夠提供診斷信息以進(jìn)行失效存儲(chǔ)單元的定位；

7. 提供可選擇的存儲(chǔ)單元自動(dòng)修復(fù)功能，提高成品率。

邊界掃描測試技術(shù)將輸入輸出單元置換為掃描單元，并且通過測試存儲(chǔ)端口(TAP)來控制這些輸入輸出單元的移位輸出從而實(shí)現(xiàn)芯片級互聯(lián)測試以及實(shí)現(xiàn)所有測試技術(shù)的連接，創(chuàng)建邊界掃描結(jié)構(gòu)并且為設(shè)計(jì)中其它的測試方法包括掃描，存儲(chǔ)器BIST和邏輯BIST提供芯片級的控制。

邊界掃描EDA工具可以在邏輯綜合之前的RTL設(shè)計(jì)階段自動(dòng)生成符合IEEE 1149.1定義的邊界掃描電路結(jié)構(gòu)，并將它插入到原來的設(shè)計(jì)中。BSDArchitect工具讀入IC、ASIC或MCM設(shè)計(jì)的行為級VHDL或Verilog描述，生成符合IEEE1149.1邊界掃描標(biāo)準(zhǔn)的VHDL或Verilog電路描述，并將它插入到原來的設(shè)計(jì)中；為實(shí)現(xiàn)自動(dòng)驗(yàn)證，它還可以生成一個(gè)可用于任何VHDL或Verilog仿真器的測試基準(zhǔn)文件；此外，BSDArchitect形成設(shè)計(jì)的BSDL模型，為生成測試向量做準(zhǔn)備。為了實(shí)現(xiàn)更好的性能可預(yù)測性和設(shè)計(jì)復(fù)用，也可以直接插入實(shí)現(xiàn)在特定工藝上的邊界掃描電路。在SOC測試中，BSDArchitect還利用IEEE 1149.1邊界掃描結(jié)構(gòu)中的自定義指令進(jìn)行全片的測試管理。

DFT技術(shù)面臨的挑戰(zhàn)及其發(fā)展趨勢

DFT技術(shù)面臨的挑戰(zhàn)主要體現(xiàn)在兩個(gè)方面：一是SOC產(chǎn)品的可測試性設(shè)計(jì)需要ATPG和BIST技術(shù)相結(jié)合，二是0.13um以下的工藝制造工藝需要處理更多的失效故障模型，具體表現(xiàn)在(at-speed)實(shí)速測試。

當(dāng)今超大規(guī)模的IC設(shè)計(jì)往往具有部分或全部SOC設(shè)計(jì)的特征：既存在邏輯電路，也存在存儲(chǔ)器單元，甚至包括一些設(shè)計(jì)重用的宏模塊和嵌入式的處理器內(nèi)核。DFT是一種基于結(jié)構(gòu)化的測試技術(shù)，針對這些不同的電路結(jié)構(gòu)，對應(yīng)的DFT技術(shù)也呈現(xiàn)多樣化趨勢。舉例來說，通信類超大規(guī)模集成電路往往包含大量的、分布式的、小容量存儲(chǔ)器陣列，如果利用MBIST技術(shù)進(jìn)行測試，由于大面積MBIST電路的插入，往往會(huì)影響存儲(chǔ)器陣列周圍的布線通路，從而影響電路的時(shí)序特性。Mentor公司通過研究利用ATPG算法對存儲(chǔ)器陣列進(jìn)行測試，成功推出了Macrotest這樣的EDA工具。如圖6所示，工程師對存儲(chǔ)器陣列的測試面臨了更多的選擇，同樣也需要一種折中考慮。

深亞微米制造工藝0.13um和90nm以下的工藝加工線寬引發(fā)的失效故障往往與電路的工作速度相關(guān)。對深亞微米制造工藝的芯片必須生成實(shí)速測試向量進(jìn)行測試，才能夠保證芯片的質(zhì)量。然而，實(shí)速測試向量的引入一方面增加了故障覆蓋率，另一方面也增加了測試向量的數(shù)目。為了解決這個(gè)問題，可以采用嵌入式壓縮引擎的ATPG工具，犧牲硅片面積，換取測試成本。如圖7所示，去壓縮器(Decompressor)和比較器(Compactor)可以作為通用的IP很方便地集成到用戶的設(shè)計(jì)，引入嵌入式壓縮引擎IP不需要對系統(tǒng)邏輯進(jìn)行任何更改，對電路的性能沒有任何影響；一方面利用片上壓縮技術(shù)減少ATE機(jī)上存儲(chǔ)的測試向量數(shù)目，另一方面利用片上壓縮技術(shù)增加掃描鏈的個(gè)數(shù)以減少掃描鏈的長度，減少測試時(shí)間，從而成百倍地降低測試成本。