基于SOPC的數(shù)據(jù)采集系統(tǒng)設(shè)計
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3 FPGA系統(tǒng)硬件設(shè)計
Xilinx公司EDK(嵌入式開發(fā)套件)的XPS(平臺工作室)的系統(tǒng)組建面板以展開式的樹和表形式顯示所有硬件平臺IP實例，因此用戶可以方便地查看自己的嵌入式設(shè)計。在此面板中可以對IP元素、端口、屬性以及參數(shù)進(jìn)行配置。
3．1 用戶IP核設(shè)計
使用XPS進(jìn)行基于MicroBlaze的用戶IP核的開發(fā)，該套件集成了硬件平臺產(chǎn)生器、軟件平臺產(chǎn)生器、仿真模型生成器、軟件編譯器和軟件調(diào)試工具等。
為實現(xiàn)系統(tǒng)功能，需自定義一個IP核實現(xiàn)數(shù)據(jù)的采集與存儲：該IP核包括五部分，分別為PLB總線接口模塊、數(shù)據(jù)采集模塊、數(shù)據(jù)緩存模塊、數(shù)據(jù)存儲模塊FLASH讀寫控制邏輯。
(1)數(shù)據(jù)采集模塊：利用FPGA邏輯資源實現(xiàn)A／D采集電路的控制邏輯。在功能上，該AD控制邏輯相當(dāng)于一個主控制器。該控制過程無需處
理器參與。另外AD控制邏輯與AD數(shù)據(jù)接口的分離，使得高速采集與發(fā)送數(shù)據(jù)成為可能。它連接兩片12位的8通道MAXIM1308轉(zhuǎn)換器，可實現(xiàn)多通道的數(shù)據(jù)采集。
(2)數(shù)據(jù)緩存模塊：在FPGA內(nèi)部設(shè)計FIFO將AD轉(zhuǎn)換后的數(shù)據(jù)暫時存放其中。FIFO是Xilinx以FPGA片上Block ram為資源生成，F(xiàn)IFO模塊的主要功能是數(shù)據(jù)緩沖，實現(xiàn)速率匹配。該異步FIFO模塊在FIFO讀、寫控制模塊的控制之下進(jìn)行異步讀寫，F(xiàn)IFO的讀時鐘受數(shù)據(jù)存儲模塊控制，寫時鐘受數(shù)據(jù)采集模塊的控制。FPGA內(nèi)部設(shè)計了兩片12位的FIFO與上述兩片AD轉(zhuǎn)換器相對應(yīng)。
(3)數(shù)據(jù)存儲模塊：對本系統(tǒng)使用VHDL語言專門設(shè)一個DMA控制器來連接FIFO緩存和外部FLASH存儲陣列。當(dāng)FIFO緩存容量達(dá)到一定的值時可以啟動DMA控制器建立一個高速的通道以提供連續(xù)的數(shù)據(jù)傳輸，存儲到FPGA外部FLASH存儲器陣列。這個通道使得只要FIFO緩存中的數(shù)據(jù)達(dá)到一定的值時便能迅速地存儲到外部FLASH中，主設(shè)備不必為了確定從端口是否能夠發(fā)送或接收數(shù)據(jù)而不斷地訪問從外設(shè)的狀態(tài)寄存器。這使得系統(tǒng)的整體效率有了較大的提高，同時避免了自定義外設(shè)FIFO中的數(shù)據(jù)上溢或下溢。并且該過程只需要Microblaze處理器很少的干預(yù)即可完成，極大地節(jié)省了CPU資源。
(4)FLASH讀寫控制邏輯：主要實現(xiàn)K9XXG08UXA系列的NAND Flash存儲器的讀寫時序，完成對FLASH的操作。
在SOPC硬件系統(tǒng)設(shè)計過程中用戶IP核的設(shè)計是關(guān)鍵，它的設(shè)計是否成功決定著整個系統(tǒng)設(shè)計是否可行。在用戶IP核設(shè)計過程中AD控制器、FLASH控制器、DMA控制器的設(shè)計都比較成功的，圖3是對用戶IP核設(shè)計的部分驗證：示波器捕獲的讀FLASH存儲器ID號時序圖，且實驗證明讀出來的FLASH存儲器的ID號是正確的。其中通道0—4分別代表FLASH的CE(片選)、ALE(地址鎖存)、CLE(命令鎖存)、RE(讀)、WE(寫)信號。本文引用地址：http://m.butianyuan.cn/article/194874.htm
3．2 設(shè)計生成FPGA硬件系統(tǒng)
在XPS嵌入式開發(fā)環(huán)境中將用戶IP核和標(biāo)準(zhǔn)總線核添加到系統(tǒng)中并將它們互相按規(guī)則連接起來。XPS提供了一個交互式的開發(fā)環(huán)境，允許用戶對硬件平臺各個方面進(jìn)行設(shè)置。其中，XPS在高層對硬件平臺描述進(jìn)行維護(hù)，此高層形式即為微處理器硬件規(guī)范(MHS)文件。MHS文件作為一個可以編輯的文本文件，是表示用戶嵌入式系統(tǒng)硬件部分的主要源文件。XPS將MHS文件綜合到硬件描述語言網(wǎng)表中，用于FPGA的布局布線形成FPGA系統(tǒng)的硬件結(jié)構(gòu)，該過程即是生成硬件比特流的階段，形成后綴名為．bit的文件。
4 結(jié)束語
本文介紹了基于SOPC的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計，可以對多種關(guān)心的環(huán)境參數(shù)進(jìn)行采集并研究其特性。利用MicroBlaze微處理器搭建數(shù)據(jù)此采集與存儲的嵌入式可編程片上系統(tǒng)，可以由單個芯片完成整個系統(tǒng)的主要邏輯功能。便于系統(tǒng)實現(xiàn)小型化，集成化。這種靈活的設(shè)計方式可隨意擴(kuò)展系統(tǒng)功能。在此基礎(chǔ)上嵌入操作系統(tǒng)，可以進(jìn)一步開發(fā)功能更強(qiáng)大的實時數(shù)據(jù)采集設(shè)備。
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