基于AD7266的多路2Ms／s同步采樣A／D模塊的設(shè)計(jì)

2 設(shè)計(jì)原理
模塊主要實(shí)現(xiàn)多路數(shù)據(jù)采樣功能，主要用兩片AD7266構(gòu)成24路單端或12路差分輸入，其中有四路可同時(shí)采樣。外圍邏輯及接口控制由CPLD、DSP或單片機(jī)構(gòu)成，A／D輸出的串行數(shù)據(jù)變?yōu)椴⑿泻笏腿隦AM或FIFO緩存。硬件結(jié)構(gòu)框圖如圖2所示。

3 實(shí)現(xiàn)方法
3．1 輸入模擬信號(hào)預(yù)處理
輸入模擬信號(hào)主要有以下幾種：0～5V、0～10V、0～±5V、0～±10V、0～20mA、4～20mA等。AD7266的最大輸入電壓范圍為0～2×VREF即0～5V，電壓信號(hào)0～5V可用，其它信號(hào)需調(diào)理變換為0～5V。電流信號(hào)用250 Ω電阻取樣變?yōu)殡妷盒盘?hào)后供AD7266轉(zhuǎn)換用。電路中兩片AD72 66可根據(jù)輸入信號(hào)是單端或差分分別進(jìn)行設(shè)置，設(shè)置過(guò)程見(jiàn)圖3。

圖3中通過(guò)單端／差分控制信號(hào)SGL／DIFF*來(lái)實(shí)現(xiàn)對(duì)單端或差分輸入方式的控制，其中SGL／DIFF*高電平為單端輸入，SGIdDIFF*低電平為差分輸入；CS*下降沿有效。設(shè)計(jì)中通過(guò)控制單端／差分控制信號(hào)SGL／DIFF*實(shí)現(xiàn)不同輸入方式與不同輸入范圍，具體實(shí)現(xiàn)輸出二進(jìn)制碼情
況見(jiàn)表2所示。

設(shè)計(jì)中通過(guò)單端／差分控制信號(hào)(SGL／DIFF*)與通道選擇控制信號(hào)(A0～A2)實(shí)現(xiàn)模擬輸入類(lèi)型的不同，具體模擬輸入類(lèi)型與通道選擇情況見(jiàn)表3所示。