基于FPGA的視頻信號發(fā)生器設(shè)計
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其中圖像的采集是從行同步上升沿開始后，按像素時鐘采集的。
本文根據(jù)數(shù)字視頻產(chǎn)生所需的各要素進行信號發(fā)生器的設(shè)計。主要通過FPGA產(chǎn)生行同步信號、幀同步信號、像素時鐘；通過單片機+串口通信模塊實現(xiàn)目標參數(shù)的更改，并把更改后的參數(shù)傳遞給FPGA，供FPGA產(chǎn)生相應(yīng)運動的視頻信號；通過視頻制式轉(zhuǎn)換模塊把FPGA生成的視頻數(shù)據(jù)及視頻控制信號轉(zhuǎn)換成LVDS和CamerLink制式的數(shù)字視頻信號。
2 FPGA控制模塊
FPGA具有高集成度、高可靠性以及開發(fā)工具智能化等特點，目前逐步成為復(fù)雜數(shù)字電路設(shè)計的理想首選。此外FPGA可以通過編程實現(xiàn)硬件的邏輯功能，大大減少了硬件設(shè)計的復(fù)雜程度。因此本文以FPGA為核心器件產(chǎn)生視頻信號，這里選用ALTERA公司的SycloncII系列的EP2C8 F25618N，采用VHDL語言編程生成與數(shù)字視頻有關(guān)的各個信號，與單片機通信接收視頻修改參數(shù)的模塊及得到SDRAM內(nèi)部圖像的模塊。其結(jié)構(gòu)框圖如圖3所示。本文引用地址：http://m.butianyuan.cn/article/194997.htm
信號發(fā)生器上電后，F(xiàn)PGA通過與單片機通信的模塊得到初始視頻各項參數(shù)，根據(jù)參數(shù)進行目標大小、目標灰度、目標運動速度、背景灰度的設(shè)置，然后根據(jù)各項設(shè)置產(chǎn)生視頻數(shù)據(jù)，F(xiàn)PGA幀同步模塊、行同步模塊、像素時鐘模塊分別產(chǎn)生幀同步、行同步、像素時鐘，圖像數(shù)據(jù)按以上控制信號從FPGA中發(fā)送出去。
在本文中FPGA各功能模塊根據(jù)基準時鐘生成幀同步、行同步、像素時鐘。這里以50M時鐘為基準時鐘信號，根據(jù)圖像處理平臺對輸入信號的要求，設(shè)計的幀同步高電平占33ms，低電平占1．2ms，行同步高電平占35 μm，低電平占8．4μm。這里把50M基準時鐘輸入像素時鐘模塊經(jīng)過鎖相后依然以50M的時鐘頻率輸出，作為像素時鐘。由于一行較多，可在程序中進行限位，控制每行像素數(shù)。像素的產(chǎn)生主要有兩種方式，一種是通過與單片機通信得到目標像素灰度及背景像素灰度，根據(jù)這兩種灰度產(chǎn)生像素數(shù)據(jù)。另一種方式是通過從連接在FPGA上的SDRAM內(nèi)讀出圖像作為背景，從與單片機通信得到目標灰度，共同形成像素數(shù)據(jù)。
2．1 單片機控制模塊及通信模塊
在本設(shè)計中單片機作為通信管理芯片。它主要實現(xiàn)與計算機的通信，更改信號發(fā)生器所產(chǎn)生信號的各個參數(shù)，把各個參數(shù)經(jīng)過整合送給FPGA，以便FPGA根據(jù)參數(shù)控制目標的運動速度、目標大小、目標灰度及背景灰度。為了保證信號發(fā)生器能夠方便地和計算連接，實現(xiàn)人機交互，實時更改產(chǎn)生的視頻信號，并且從通信穩(wěn)定可靠出發(fā)，這里采用RS232通信接口。但是因為計算機每次發(fā)的數(shù)據(jù)較多，這里沒有直接應(yīng)用電平轉(zhuǎn)換芯片把計算機和單片機的串口連在一起，而是通過一片16C650把電平轉(zhuǎn)換芯片和單片機連在一起，這樣的好處在于16C650內(nèi)部具有32字節(jié)的FIFO，可起到數(shù)據(jù)緩存的作用，使單片機能夠穩(wěn)定可靠地接收數(shù)據(jù)。
2．2 視頻制式轉(zhuǎn)換模塊
因為FPGA產(chǎn)生的視頻信號為TTL電平，而目前數(shù)字視頻信號以LVDS制式和CamerLink制式為主，因此需要進行電平轉(zhuǎn)換。這里主要采用把FPGA產(chǎn)生的TTL電平的數(shù)字視頻信號接入SN75LVDS387得到LVDS制式的視頻信號，同時可把該TTL數(shù)字信號接入DS90CR285得到CamerLink制式信號。
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