基于FPGA的數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)
由上面的程序可以看見,給s_data端加載的一組16位二進(jìn)制數(shù)據(jù)為“0000-0011_0110_1011”。在ModelSim環(huán)境下,將待測試的文件與該測試文件放在同一個工程下,設(shè)置好相關(guān)參數(shù)后運(yùn)行仿真可以得到如下仿真波形,如圖7所示。
由圖7可見,從data_out這個并行的數(shù)據(jù)端口讀出的數(shù)據(jù)正是在Testbench仿真測試文件中給定的那一組測試數(shù)據(jù),仿真得到的結(jié)果是正確的。
4 數(shù)據(jù)采集系統(tǒng)的實驗
在FPGA控制A/D芯片接口的軟件設(shè)計中,是通過FPGA內(nèi)部的邏輯電路實現(xiàn)了分頻,并將分頻后的信號作為A/D芯片工作的采樣時鐘,經(jīng)過測試,得知A/D芯片的采樣頻率為1.08 MHz,通過信號發(fā)生器,將輸入的模擬信號設(shè)為10 kHz、幅度為3 V的正弦波,采樣轉(zhuǎn)換后的數(shù)據(jù)上傳到上位機(jī)中,顯示的波形如圖8所示。
在同等條件下,把輸入的模擬信號的頻率調(diào)整為5 kHz。A/D芯片的采樣頻率仍然為1.08 MHz。得到的顯示波形如圖9所示。
由圖8和圖9可知,在對模擬信號采樣時,當(dāng)采樣率不變時,輸入模擬信號的頻率越低,相對地就提高了采樣點(diǎn)、減小了采樣間隔,在圖形中就越能體現(xiàn)出原始模擬信號的信息,得到的波形就更加的理想。
5 結(jié)束語
本文在研究了FPGA和USB2.0技術(shù)的基礎(chǔ)上,提出了數(shù)據(jù)采集系統(tǒng)的總體設(shè)計方案,以FPGA和USB2.0為技術(shù)核心,設(shè)計了硬件電路和軟件代碼并在ModelSim環(huán)境下通過了仿真測試。該系統(tǒng)不僅能夠?qū)崿F(xiàn)一般用途的數(shù)據(jù)采集,還實現(xiàn)了系統(tǒng)的高速化、集成化和低功耗工作,為便攜化數(shù)據(jù)采集系統(tǒng)提供了一種設(shè)計思路。
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