用高性能ADC拓展軟件定義無線電應(yīng)用領(lǐng)域

美國國家半導(dǎo)體推出的全新12位模數(shù)轉(zhuǎn)換器(ADC)在采樣速率、動態(tài)性能和集成功能集方面實現(xiàn)了很大的飛躍，其采樣速率高達(dá)3.6GSPS，同時能將基底噪聲保持在-147dBm/Hz。即使是性能最接近的單片競爭產(chǎn)品，也只能實現(xiàn)在1GSPS下12位分辨率的信號采樣，這樣的性能飛躍究竟是如何實現(xiàn)的？優(yōu)良的采樣速率和噪聲特性是如何得到的？使用了哪些基礎(chǔ)架構(gòu)和處理技術(shù)？以3.6GSPS速率采樣的12位數(shù)字?jǐn)?shù)據(jù)是如何采樣及處理的？需要什么樣的時鐘電路？本文將就上述問題以及接踵而至的其它諸多問題進(jìn)行討論，并將在最后總結(jié)可能將受益于該技術(shù)的一些應(yīng)用領(lǐng)域。

　　千兆采樣率級別的ADC設(shè)計工程師在系統(tǒng)架構(gòu)上的選擇相對有限，通常快閃式(flash)或折疊式(folding)最為合適。其它諸如流水線(pipeline)架構(gòu)、分級式(sub-ranging)架構(gòu)或多步式(multi-step)架構(gòu)均使用了某種形式的判決反饋回路。例如，在流水線架構(gòu)中，被采樣的模擬信號被低分辨率的ADC轉(zhuǎn)換為數(shù)字信號，接著由低分辨率的數(shù)模轉(zhuǎn)換器(DAC)還原成模擬信號，這會產(chǎn)生一個誤差電壓，之后該電壓又一次被轉(zhuǎn)換為數(shù)字信號，再由控制邏輯進(jìn)行處理。這一系列連續(xù)事件最終限制了流水線架構(gòu)所能獲得的最大采樣速率。一些流水線架構(gòu)的ADC可能同時使用時間交錯采樣來獲得更高的采樣速率，但這樣的方法在功耗方面的效率相對較低。

　　盡管由于單次轉(zhuǎn)換僅受限于并行工作的一系列比較器的開關(guān)速率，快閃型架構(gòu)在理論上可實現(xiàn)最快的采樣速率，但它同樣存在一個重大弊端，即獲得N位的分辨率需要2N–1個數(shù)據(jù)比較器。在分辨率高于8位時，這樣做將以巨大的占位面積和更高的功耗為代價。此外，在分辨率為8位或更高時，對如此多的比較器輸出信號進(jìn)行編碼也將帶來額外的速率限制?；谏鲜鲈?，美國國家半導(dǎo)體全新的12位ADC系列使用了折疊式系統(tǒng)架構(gòu)，并結(jié)合了內(nèi)插技術(shù)和對用戶透明的片內(nèi)自校準(zhǔn)專利技術(shù)。

　　折疊式架構(gòu)的情況與快閃式基本一致，不同的是比較器可根據(jù)折疊階數(shù)進(jìn)行共享，因此大幅減少了比較器數(shù)目。假設(shè)折疊階數(shù)為f，則n位轉(zhuǎn)換器所需的比較器數(shù)目為2N/f+f–2。內(nèi)插技術(shù)還減少了所需的前端放大器數(shù)量，從而使輸入信號的負(fù)載最小化，進(jìn)一步降低了功率需求。但折疊式也有一個缺點，與快閃式相比，它更容易受器件偏移的影響。為補償偏移帶來的影響，ADC12D1800采用了專利的片內(nèi)自校準(zhǔn)方案來矯正ADC前置放大電路中的偏移。這將降低折疊式架構(gòu)產(chǎn)生的積分非線性(INL)誤差。與其它系統(tǒng)架構(gòu)相比，折疊內(nèi)插式與片內(nèi)自校準(zhǔn)技術(shù)的結(jié)合大大節(jié)省了芯片裸片面積和功耗。上電后自校準(zhǔn)在芯片內(nèi)自動運行，無需任何外部信號或控制電路。該系列ADC采用美國國家半導(dǎo)體自有的0.18μm純CMOS工藝制造，這種工藝是為獲得最大噪聲性能同時盡可能降低功耗而專門開發(fā)的。其它超高速ADC采用Bipolar(雙極)或BiCMOS工藝技術(shù)制造，通常需要2個或更多的電源軌且功耗極大。圖1中給出了雙ADC12D1800的模塊圖，該芯片運行在1.8V至2.0V的單軌電源下，每個通道的功耗僅為2.05W。

圖1：12位模數(shù)轉(zhuǎn)換器ADC12D1800模塊圖。