3D封裝材料技術(shù)

　　未來封裝用的先進(jìn)材料

　　3D安裝用的新型襯底一般為超薄多層板。此材料的主要特點(diǎn)是：優(yōu)良的靜態(tài)彎曲能力;高抗熱性;多層工藝時(shí)極好的尺寸穩(wěn)定性。采用這些材料可以為3D安裝PWB實(shí)現(xiàn)又薄又能彎曲的多層板。

　　開發(fā)了適用于低溫再流焊工藝的新型導(dǎo)電漿料。這種新穎漿料是由低熔點(diǎn)金屬和高抗熱性熱固樹脂系組成。它形成金屬鍵合和樹脂帶，能增強(qiáng)150℃再流焊工藝后的互連(圖4)。金屬鍵合減少了連接電阻，樹脂帶提高了TCT中連接的可靠性。采用此漿料可以方便地降低再流焊溫度，以減少超薄封裝的翹曲。

　　結(jié)論

　　SiP、3D封裝將廣泛用于各個(gè)電子學(xué)領(lǐng)域。新型材料包括了多芯片疊層封裝用的芯片鍵合膜、PoP用的襯底和環(huán)氧模塑料、先進(jìn)倒裝芯片封裝用的底充膠材料、3D安裝用的新型襯底和低溫再流焊工藝用的新型導(dǎo)電膠等。對(duì)3D封裝材料的研究和探討將提高3D封裝性能并降低成本。

　　3D封裝

　　當(dāng)追隨摩爾定律成為產(chǎn)業(yè)共識(shí)，More Moore的提出似乎又為芯片制造業(yè)的發(fā)展增添了些許亮色。一般來說，More Moore指芯片特征尺寸的不斷縮小，它包括兩方面：為提高密度、性能和可靠性在晶圓水平和垂直方向上繼續(xù)縮小特征尺寸;采用3D結(jié)構(gòu)等工藝技術(shù)以及新材料的運(yùn)用來影響晶圓的電學(xué)性能。

　　隨著消費(fèi)電子設(shè)計(jì)降低到45nm甚至更小節(jié)點(diǎn)，為了在芯片內(nèi)塞進(jìn)更多功能，3D封裝應(yīng)運(yùn)而生。手機(jī)是加速開發(fā)3D封裝的主動(dòng)力。手機(jī)已從低端向高端發(fā)展，要求體積小，重量輕且功能多。為此，高端手機(jī)用芯片必須具有強(qiáng)大的內(nèi)存容量，于是誕生了芯片堆疊的封裝(SDP)，如多芯片封裝(MCP)和堆疊芯片尺寸封裝(SCSP)等;另外，在2D封裝中需要大量長(zhǎng)程互連，導(dǎo)致電路RC延遲的增加。為了提高信號(hào)傳輸速度，必須降低RC延遲?？捎?D封裝的短程垂直互連來替代2D封裝的長(zhǎng)程互連。

　　3D封裝技術(shù)優(yōu)勢(shì)眾多：

　　在尺寸和重量方面，3D設(shè)計(jì)替代單芯片封裝縮小了器件尺寸、減輕了重量。與傳統(tǒng)封裝相比，使用3D技術(shù)可縮短尺寸、減輕重量達(dá)40-50倍;

　　在速度方面，3D技術(shù)節(jié)約的功率可使3D元件以每秒更快的轉(zhuǎn)換速度運(yùn)轉(zhuǎn)而不增加能耗，寄生性電容和電感得以降低;

　　3D封裝更有效的利用了硅片的有效區(qū)域，與2D封裝技術(shù)相比，3D技術(shù)的硅片效率超過100%;

　　在芯片中，噪聲幅度和頻率主要受封裝和互連的限制，3D技術(shù)在降低噪聲中起著縮短互連長(zhǎng)度的作用，因而也降低了互連伴隨的寄生性。

　　電路密度的提高意味著提高功率密度。采用3D技術(shù)制造元器件可提高功率密度，但必須考慮熱處理問題。一般需要在兩個(gè)層次進(jìn)行熱處理，第一是系統(tǒng)設(shè)計(jì)，即將熱能均勻的分布在3D元器件表面;第二是采用諸如金剛石低熱阻基板，或采用強(qiáng)制冷風(fēng)、冷卻液來降低3D元器件的溫度。為了持續(xù)提高電路密度、性能和降低成本，芯片尺寸不斷縮小，意味著設(shè)計(jì)復(fù)雜度的提高。然而，3D技術(shù)目前只完成了少量復(fù)雜的系統(tǒng)及元器件，因此還要改進(jìn)設(shè)計(jì)以解決系統(tǒng)復(fù)雜度不斷增加的問題。

　　任何一種新技術(shù)的出現(xiàn)，其使用都存在著預(yù)期高成本的問題，3D技術(shù)也不例外。影響疊層成本的因素有：疊層高度及復(fù)雜性;每層的加工步驟數(shù)目;疊層前在每塊芯片上采用的測(cè)試方法;硅片后處理等等。

　　3D封裝改善了芯片的許多性能，如尺寸、重量、速度、產(chǎn)量及耗能。當(dāng)前，3D封裝的發(fā)展有質(zhì)量、電特性、機(jī)械性能、熱特性、封裝成本、生產(chǎn)時(shí)間等的限制，并且在許多情況下，這些因素是相互關(guān)聯(lián)的。3D封裝開發(fā)如何完成、什么時(shí)候完成?大多數(shù)IC專家認(rèn)為可能會(huì)經(jīng)歷以下幾個(gè)階段。具有TSV和導(dǎo)電漿料的快閃存儲(chǔ)器晶圓疊層很可能會(huì)發(fā)展，隨后會(huì)有表面凸點(diǎn)間距小至5μm的IC表面-表面鍵合出現(xiàn)。最后，硅上系統(tǒng)將會(huì)發(fā)展到存儲(chǔ)器、圖形和其它IC將與微處理器芯片相鍵合。