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基于PCI Express總線的數(shù)據(jù)采集設(shè)備的實現(xiàn)

作者: 時間:2009-07-06 來源:網(wǎng)絡(luò) 收藏

1 引言

本文引用地址:http://m.butianyuan.cn/article/195819.htm

隨著計算機技術(shù)的發(fā)展,數(shù)據(jù)傳輸帶寬的日益增長,技術(shù)也在迅速的發(fā)展。高速信號傳輸,海量與記錄,實時視頻圖像處理以及其他數(shù)據(jù)處理的數(shù)據(jù)吞吐量現(xiàn)以kMb/s為量級。

未來計算機系統(tǒng)對帶寬和擴(kuò)展性的要求已經(jīng)超越了第二代技術(shù)。第三代高性能I/O技術(shù)―― (E)總線解決了以往總線的不足,它的發(fā)展將取代第二代總線成為新的數(shù)據(jù)總線,其提供了更加完善的性能、更多的功能、更強的可擴(kuò)展性和更低的成本。

本文研究 總線技術(shù)的發(fā)展與構(gòu)架,介紹采用Xilinx公司的FPGA與NXP公司的PHY器件實現(xiàn)一種經(jīng)濟(jì)簡單的設(shè)備。在電路設(shè)計中,分析了總線信號高速布線的要求。

最后詳細(xì)介紹設(shè)備的數(shù)據(jù)通道部分在Xilinx Pipe Core中的實現(xiàn),并通過WinDriver軟件開發(fā)簡單的驅(qū)動程序。

2 PCIE總線發(fā)展和構(gòu)架介紹

2.1 PCIE總線的發(fā)展

PCI 是用來互連諸如計算機和通信平臺應(yīng)用中外圍設(shè)備的第三代I/O總線技術(shù),第一代總線包括ISA,EISA,VESA和微通道(Micro Channel)總線,而第二代總線則包括了PCI,PCI-X和AGP。PCIExpress是一種能夠應(yīng)用于一點設(shè)備、臺式電腦、工作站、服務(wù)器、嵌入式計算機和通信平臺等所有周邊I/O設(shè)備互連的總線。

PCIE最初由InteI發(fā)展,并于1992年在市場發(fā)布。PCIE的體系結(jié)構(gòu)繼承了第二代總線體系結(jié)構(gòu)最有用的特點,并且采用計算機體系結(jié)構(gòu)中新的開發(fā)成果。它保留了原先的通訊模型和下載配置機制,但拋棄了共享總線的方式,采用點到點的總線連接方式。由于它提供了更高的性能特點和越來越大的帶寬,從而解決了PCI,PCI-X和AGP的許多缺點,是以后PC發(fā)展必然采用的接口總線,其必將取代PCI,PCI-X以及圖形加速器(AGP)。

2.2 PCIE總線的構(gòu)架

PCI Express保持了與PCI尋址模式(加載-存儲體系結(jié)構(gòu)具有單層地址空間)的兼容性,從而保證了對現(xiàn)有應(yīng)用程序和驅(qū)動的兼容性。同時,PCI Express的配置機制是與PCI一致的即插即用標(biāo)準(zhǔn)。

軟件層發(fā)出讀寫請求,使用基于數(shù)據(jù)包、分段傳輸?shù)膮f(xié)議通過物理層傳輸至I/O設(shè)備。鏈路層向這些數(shù)據(jù)包添加序列號和循環(huán)冗余校驗(CRC)以建立一個高度可靠的數(shù)據(jù)傳輸機制。基本的物理層包括傳輸對和接收對兩個單工通道,統(tǒng)稱為一個信道。1個lane的信道可以保證每個方向約250 MB/s標(biāo)準(zhǔn)帶寬,這其中大約200 MB/s用來傳輸數(shù)據(jù),其余被文件的協(xié)議部分占用。這一速率為一般PCI設(shè)備的2~4倍,同時PCIExpress總線點到點的總線連接結(jié)構(gòu)可以讓每個PCIExpress設(shè)備都具有這個帶寬。

3 基于FPGA與PHY器件的采集設(shè)備實現(xiàn)

3.1 采集通道器件和FPGA的選型及設(shè)計

采集設(shè)備包含2個采集通道,采用模/數(shù)轉(zhuǎn)換芯片ADS5102設(shè)計。ADS5102是德州儀器的一款10 b-65MSPS采樣率并帶內(nèi)部電壓參考的模/數(shù)轉(zhuǎn)換器,采用1.8 V模擬供電。與同一類型的ADS5103相比,它的采樣率更高,而且采用差分信號輸入,有效地提高了輸入信號的共模抑制比。

FPGA選用Xilinx公司Spartan-3系列XC3S1000。其采用90 nm材料生產(chǎn),容量高、成本低,具有業(yè)界一流的區(qū)塊和分布,具有多達(dá)784個I/O,MicroBlaze 32位RISC軟處理器和支持乘法累加器(MAC)功能的嵌入XtremeDSP功能。

Xilinx Spartan-3 PCI Express設(shè)計包括一個PCIExpress Pipe Endpoint LogiCore。Xilinx低成本Spartan-3系列提供PCI Express協(xié)議層核。PCIE PipeEndpoint LogiCORE整合了分立的PCIE PHY,提供了全面的、完全符合PCI Express基礎(chǔ)規(guī)范(PCI Express Base Specification)v1.1的PCIE端點解決方案。

3.2 外部PHY器件PX1011A

NXP公司的PX1011A符合PCI Express規(guī)范v1.0a和v1.1,是一款與低成本FPGA一起使用而優(yōu)化的單通道2.5 Gb/s的PCI Express PHY器件。

數(shù)據(jù)由接收器的差分輸入接口進(jìn)入PXl011A,在被傳送到解串化電路之前,這些數(shù)據(jù)將小振幅的差分信號變?yōu)檐墝壍臄?shù)字信號。一個載波檢測電路將檢測線路上是否有數(shù)據(jù)并將這些信息傳送到串行器/解串器SERDES和物理編碼子層PCS。SERDES將這些數(shù)據(jù)串并轉(zhuǎn)化為10位并行數(shù)據(jù)。然后PCS采用8位/10位解碼器來恢復(fù)成8位數(shù)據(jù)格式。

在發(fā)送過程中,來自Pipe接口的8位數(shù)據(jù)通過一個8位/10位編碼算法進(jìn)行編碼。8位/10位編碼確保串行數(shù)據(jù)被直流平衡以避免交流耦合系統(tǒng)中的基帶漂移,它同時確保足夠的數(shù)據(jù)轉(zhuǎn)換以避免接收端的時鐘恢復(fù)。

PX1011A的MAC接口采用獨立的時鐘,由片內(nèi)100 MHz的基準(zhǔn)時鐘鎖相環(huán)產(chǎn)生。鎖相環(huán)有一個相對較高的帶寬來實現(xiàn)可選的擴(kuò)頻并較少EMI。8 b數(shù)據(jù)接口在250 MFIz上運行并進(jìn)行SSTL2信號發(fā)送,這種模式與流行的FPGA I/O接口兼容。

3.3 硬件電路設(shè)計

采集部分硬件電路包含2個通道的ADC和觸發(fā)電路,每通道ADC轉(zhuǎn)換后的數(shù)據(jù)CH1[9:0]和CH2[9:0]傳輸?shù)紽PGA端口。PCIE接口電路包括3個部分:第1部分是PX1011A與FPGA的連接信號線,包括8位的收發(fā)信號TXD[7:0]和RXD[7:0];控制信號RX_DATAK,RX_VALID,RX_CLK,RX_EIDLE,RX_POLAR,RX_PHY_STAT,TX_DATAK,TX_CLK,TX_EIDLE,TX_COMP,TX_DET_LOOP,TX PWRDN0,TX_PWRDN1,狀態(tài)信號STAT0,STAT1,STAT2和復(fù)位信號RESET。第2部分是PX1011A與PCIE接口的連接信號線,包括差分接收信號,差分發(fā)送信號,差分時鐘。第3部分是PCI Express的配置接口,包括PCIE_TMS,PCIE_TCK,PCIE_TDO,PCIE_TDI和PCIE_TRST。如圖1所示。


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