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軟件接收機的GPS信號實時采集方案設(shè)計

作者: 時間:2010-04-01 來源:網(wǎng)絡(luò) 收藏

無源天線通過L1、C1、C3、L5耦合進入NJl006AK內(nèi)部集成的LNA,進行低噪聲放大;并由LNO引腳進入L2、L3、L4、C2、C4和SAW晶振TQS949-AA-7G構(gòu)成的濾波電路,完成 L1帶外的濾除。NJl006AK通過MODE引腳接地選擇本地振蕩頻率為1 554.86 MHz,與由RFI引腳進入的濾波后的混頻,完成下變頻得到20.55 MHz中頻信號。該中頻信號由NJl006AK通過內(nèi)部AGC放大后經(jīng)2位ADC欠采樣完成二次下變頻,輸出SGN、MAG數(shù)字信號。ADC參考時鐘通過XEN引腳接地選擇由CP引腳輸入基帶接口提供的16.129 MHz采樣時鐘。此外,L6、L7、C6、C9構(gòu)成中心在25.55 MHz、帶寬3.5 MHz的濾波電路,以濾除A/D轉(zhuǎn)換過程中引入的鏡像頻率;R1、C7、C10構(gòu)成NJl006AK內(nèi)部PLL的外部濾波電路;AVDD、TVDD為NJl006AK提供3.3 V工作電壓;C5、C8完成NJl006AK片上輸出電壓的濾波,防止芯片內(nèi)部參考偏移。
2.2并串轉(zhuǎn)換及存儲接口電路
并串轉(zhuǎn)換和外部SDRAM存儲接口電路如圖3所示。

本文引用地址:http://m.butianyuan.cn/article/197709.htm


50 MHz溫補晶振通過CLKIN為TMS320C6416提供時鐘輸入,CLKMODE0、CLKMODEl上拉配置內(nèi)部PLL為20倍頻,使處理器工作在1GHz。McBSP0在向射頻前端提供采樣時鐘CLKF的同時,通過與SN54LV166A接口完成并串轉(zhuǎn)換。EMIFA以32位形式與Microm公司64.Mb 32位SDRAMMT48LC2M-3282-6對接,實現(xiàn)外部存儲的擴展。
并串轉(zhuǎn)換接口中,SN54LVl66A的CLR引腳接3.3 V禁止異步清零;S/L引腳接地選擇并行輸入方式,接收A到H并行輸入;INH引腳接地使能McBSP0的CLKR提供的移位時鐘;來自射頻前端的數(shù)字信號SGN、MAG在CLKR上升沿,依次通過QH輸出到McBSP0完成接收。
外部擴展SDRAM配置在EMIFA CE0空間,BEAl6下拉,BEAl7上拉設(shè)置CPU內(nèi)部6分頻,AECLKOUTl輸出166 MHz與MT48LC2M3282-6的CLK對接,其他控制信號ASDCKE、ACE0、AS-DRAS、ASDCAS、ASDWE、AEA[13:3]、ABE E3:O]、AEDE31:O]直接與MT48LC2M3282-6對應(yīng)的信號連接。由于SDRAM復(fù)用地址線,MT48LC2M3282-6的A11~A18與A0~A7復(fù)用,BA0、BAl作為A19、A20提供組選擇信號,所以TMS320C6416的AEA3~AEAl3對接MT48LC2M3282-6的A0~A10完成A0~A18的傳送,AEAl4、AEAl5接BAl、BA0提供組選擇信號。

3 采集參數(shù)配置
3.1 McBSP接收配置
McBSP負(fù)責(zé)射頻前端采樣信號的接收,接收配置分為時鐘生成設(shè)置和接收參數(shù)設(shè)置。其控制參數(shù)主要分布在接口控制寄存器、接收控制寄存器、引腳控制寄存器和采樣率寄存器。引腳控制寄存器和采樣率寄存器為McB-SP提供靈活的幀信號和時鐘生成,既可以由外部引腳輸入也可由內(nèi)部時鐘分頻得到,同時提供輸出到外部引腳的極性反轉(zhuǎn)控制。本方案中,設(shè)置采樣率寄存器中CLKSM=1,CLKGDV=30,F(xiàn)PER=1,F(xiàn)WID=0,使McBSP0的內(nèi)部1 GHz時鐘通過CLKGDV分頻得到內(nèi)部接收需要的32.258 MHz接收時鐘,進而通過幀信號周期FPER、幀脈寬FWID分頻產(chǎn)生16.129 MHz占空比為50%的幀信號。同時,設(shè)置引腳控制寄存器中CLKRM=1,CLKRP=0,F(xiàn)SRM=1,F(xiàn)SRP=1,使得極性反轉(zhuǎn)后的幀信號輸出到FSR引腳(其下降沿用于射頻前端完成信號采樣和接收幀同步),接收時鐘直接輸出到CLKR引腳(其上升沿用于串并轉(zhuǎn)換電路完成數(shù)據(jù)移位輸出,下降沿用于McBSP采樣外部數(shù)據(jù))。
接收控制寄存器和接口控制寄存器主要提供接收幀長、字長、幀忽略,接收延時、時鐘、幀發(fā)生、接收開始等控制功能。為了盡可能提升McBSP0和EDMA效率,設(shè)置接收控制寄存器中RPHASE=0,RFRLENl=1,RWDLENl=5,RDATDLY=0,RFIG=1。選擇每幀包含一個相位,每個相位包含一個字,每字32位,與幀信號同步無延遲采樣接收,且忽略不恰當(dāng)幀同步。設(shè)置完上述寄存器后,就可通過依次設(shè)置接口控制寄存器內(nèi)GRST、FRST、RRST為1,順次完成采樣率發(fā)生器復(fù)位,幀信號發(fā)生器復(fù)位和接收使能開始接收。
3.2 EMIF SDRAM接口配置
EMIFA CE0空間擴展的64 Mb SDRAM位于CPU地址空間0x8000 0000~0x807F FFFF,為信號采集過程提供了高速緩存。其配置信息分布在EMIFA全局控制寄存器、CE控制寄存器0、SDRAM控制寄存器、SDRAM時間參數(shù)控制寄存器和SDRAM擴展寄存器。復(fù)位完成后,CPU需要按照EMIFA寄存器配置必要參數(shù),然后啟動SDRAM初始化過程,使SDRAM進入正常讀寫狀態(tài)。
SDRAM工作需要的166 MHz同步時鐘,通過設(shè)置EMIFA全局控制寄存器EKlEN=1使能AECLKOUTl輸出;同時,設(shè)置CE控制寄存器0中MTYP=0x03,選擇CE0為32位SDRAM模式。EMIFA中SDRAM工作刷新周期通過166 MHz同步時鐘計數(shù)實現(xiàn),在SDRAM時間參數(shù)控制寄存器中由PERIOD設(shè)定為2 500,即2 500×(1/166 MHz)≈1.51μS進行刷新操作,具體刷新次數(shù)由XRFR=0設(shè)定為每1.51μs 1次。SDRAM擴展寄存器提供了SDRAM操作需要的時間參數(shù)設(shè)置。具體設(shè)置為:TCL=1,TRAS=5,TRRD=0,TWR=1,THZP=2,RD2RD=0,RD2DEAC=2,RD2WR=0,R2WDQM=2,WR2WR=0,wR2DEAC=4,WR2RD=0。SDRAM控制寄存器根據(jù)器件參數(shù)設(shè)定SDBSZ=1,SDRSZ=0,SDCSZ=1,依次表示尋址bank數(shù)為4,行地址為11位,列地址為8位。同時,設(shè)定3個關(guān)鍵時間參數(shù)Trcd=2,Trp=2,Trc=8。CPU在復(fù)位完成設(shè)置完上述參數(shù)后,就可通過向SDRAM控制寄存器INT位寫1,開始初始化外部SDRAM。
3.3 EDMA乒乓緩存與中斷配置
EDMA采用事件驅(qū)動機制工作,每個McBSP接收完成事件REVT驅(qū)動EDMA,完成一次McBSP DRR寄存器接收數(shù)據(jù)到外部擴展SDRAM的搬移。在
TMS320C6416中,McBSP0接收完成事件REVT對應(yīng)EDMA通道13,需要先設(shè)置乒乓緩存模式的RAM參數(shù),然后使能中斷和對應(yīng)通道,才能進入乒乓工作狀態(tài)等待觸發(fā)事件,并通過中斷與處理器同步數(shù)據(jù)。
EDMA通道的RAM參數(shù)包括:通道參數(shù)OPT、源地址SRC、幀計數(shù)CNT、目標(biāo)地址DST、目標(biāo)地址索引IDX,以及鏈接加載RLD的5個連續(xù)32位控制字。其中,OPT設(shè)定傳輸方式,SRC設(shè)定數(shù)據(jù)傳輸?shù)脑吹刂?,CNT設(shè)定幀數(shù)和幀內(nèi)傳輸單元數(shù),DST設(shè)定傳輸?shù)哪康钠鹗嫉刂?,IDX設(shè)定目的地址修正參數(shù),RLD設(shè)定鏈接RAM參數(shù)相對0x01A0 000的起始地址偏移。



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