Vivado IPI 為 Aurora 設(shè)計(jì)開放 FPGA 共享資源

　　3X4 信道設(shè)計(jì)

　　假設(shè)需要 3 個(gè)四信道設(shè)計(jì)，如果沒有共享邏輯特性，您可能要?jiǎng)?chuàng)建 3 個(gè)主機(jī)模式的四信道 Aurora 內(nèi)核，然后對(duì)生成的設(shè)計(jì)進(jìn)行手動(dòng)處理，以獲得最佳的時(shí)鐘資源利用率。如果您能直接實(shí)現(xiàn)同樣的結(jié)果呢?您可按圖 3 所示對(duì)一個(gè)主機(jī)內(nèi)核和兩個(gè)從機(jī)內(nèi)核進(jìn)行定制，以實(shí)現(xiàn)此目的。

　　而更大尺寸(16 個(gè)或以上)的單信道 Aurora 設(shè)計(jì)就更加需要共享邏輯。有時(shí)候甚至需要 48 個(gè)單信道獨(dú)立雙工鏈路。允許的 Aurora單信道鏈路數(shù)量?jī)H受所選器件的可用 GT 資源數(shù)量限制。在這種情況下，如果不有效利用共享邏輯特性，很難實(shí)現(xiàn)這類系統(tǒng)設(shè)計(jì)。

　　該設(shè)計(jì)覆蓋 12 個(gè) Guad，因此需要 2*12 個(gè)差分時(shí)鐘資源，從電路板設(shè)計(jì)角度看，這實(shí)在是項(xiàng)令人生畏的艱巨任務(wù)。您可利用“12 條單信道設(shè)計(jì)”案例中所提到的技術(shù)方法，減少整個(gè)系統(tǒng)的差分時(shí)鐘和 MMCM 需求(參見表 5)。

　　非對(duì)稱信道和其它定制優(yōu)化

　　在視頻投影機(jī)這樣的設(shè)備中，主流數(shù)據(jù)以高吞吐量單方向流動(dòng)，而吞吐量較低的反向通道則用來(lái)傳輸輔助或控制信息。在此類應(yīng)用設(shè)備中，采用全面的雙工鏈路意味著使用更少的帶寬，本質(zhì)上會(huì)降低系統(tǒng)設(shè)計(jì)的投資回報(bào)率。這種問題的理想解決方案是：如圖 4 所示，采用非對(duì)稱的鏈路寬度以及最優(yōu)的 GT 資源利用率，其中，具有較高吞吐量的數(shù)據(jù)流方向上的信道數(shù)量要多于具有較低吞吐量的數(shù)據(jù)流方向上的信道數(shù)量。

　　圖 3–面向 3 個(gè)連續(xù) Guad 上四信道 Aurora 設(shè)計(jì)的“1 個(gè)主機(jī)和 2 個(gè)從機(jī)”配置

　　由于 Aurora 內(nèi)核中現(xiàn)有的數(shù)據(jù)流模式(單工/雙工)，目前只能以相同的 TX 和 RX 信道數(shù)量來(lái)配置內(nèi)核。要想使兩個(gè)方向的信道數(shù)量不同，您需要為每個(gè)方向生成兩個(gè) Aurora 單工內(nèi)核。賽靈思應(yīng)用指南 1227，“采用 Aurora 64B/66B IP 核的非對(duì)稱信道設(shè)計(jì)” (XAPP1227) 中介紹了在 7 系列 FPGA 上構(gòu)建非對(duì)稱信道設(shè)計(jì)的方法。

　　另外一個(gè)有用的設(shè)計(jì)策略是 BUFG 資源優(yōu)化。通常，為了實(shí)現(xiàn)在相同或不同線路速率下工作的多個(gè) Aurora 內(nèi)核，系統(tǒng)設(shè)計(jì)人員需要知道器件具體的時(shí)鐘要求和限制。要想實(shí)現(xiàn)很多條 Aurora 鏈路，就需要為每條鏈路生成時(shí)鐘。節(jié)約時(shí)鐘資源會(huì)提高系統(tǒng)的性價(jià)比。如果系統(tǒng)設(shè)計(jì)具有多個(gè)模塊，而且時(shí)鐘資源 (BUFG) 緊張，那么應(yīng)考慮用 BUFR/BUFH 代替 BUFG。建議您使用相同類型的緩沖器驅(qū)動(dòng) GT 內(nèi)核的兩個(gè) TX 路徑用戶時(shí)鐘。

　　表 4–3 個(gè)四信道設(shè)計(jì)的最優(yōu)信道選擇

　　圖 4–用 Aurora 實(shí)現(xiàn)跨鏈路的非對(duì)稱數(shù)據(jù)傳輸

　　7 系列 Aurora 內(nèi)核需要一個(gè)額外的動(dòng)態(tài)重配置端口 (DRP) 時(shí)鐘輸入，否則將需要使用一個(gè) BUFG。如果 Aurora 的自由運(yùn)行時(shí)鐘頻率選定在允許的 DRP 時(shí)鐘范圍內(nèi)，那么 Aurora 輸出的自由運(yùn)行時(shí)鐘可以重復(fù)使用并連接回到 DRP 時(shí)鐘。這樣您可節(jié)省所生成設(shè)計(jì)中的 BUFG 數(shù)量。

　　在為多個(gè) Aurora 設(shè)計(jì)選擇線路速率時(shí)，您應(yīng)記住：

　　如果線路速率是整數(shù)倍數(shù)，便于時(shí)鐘推導(dǎo)和在多條鏈路之間共享，這樣您就可共享時(shí)鐘資源。如果將共享邏輯特性延伸到諧波線路速率，您就可以通過少量的額外時(shí)鐘分頻器為從機(jī) Aurora 內(nèi)核生成所需的輸入頻率。

　　未來(lái)機(jī)遇

　　Aurora 具有很高的靈活性，可用來(lái)創(chuàng)建多種系統(tǒng)配置和應(yīng)用。在賽靈思 Vivado IP Integrator 這樣的強(qiáng)大工具幫助下，較高的設(shè)計(jì)輸入生產(chǎn)力和系統(tǒng)級(jí)資源共享正在加速 All Programmable 應(yīng)用領(lǐng)域的創(chuàng)新。憑借賽靈思 UltraScale 架構(gòu)，具備更多 GT 通道的器件可受益于更強(qiáng)的 GT 線路速率支持，因此能夠?qū)崿F(xiàn)更多的設(shè)計(jì)可能性和更高的資源利用率。

　　表 5–在 48 條單信道設(shè)計(jì)中使用共享邏輯特性所實(shí)現(xiàn)的資源優(yōu)勢(shì)

　　如需評(píng)估 Aurora 內(nèi)核，敬請(qǐng)查看IP Catalog、IPI 和 Aurora 產(chǎn)品 Web 頁(yè)面：http://china.xilinx.com/products/design_resources/conn_ central/grouping/aurora.htm.