FD-SOI制程決勝點(diǎn)在14nm！

　　產(chǎn)業(yè)資深顧問(wèn)Handel Jones認(rèn)為，半導(dǎo)體業(yè)者應(yīng)該盡速轉(zhuǎn)移14奈米FD-SOI (depleted silicon-on-insulator)制程，利用該技術(shù)的眾多優(yōu)勢(shì)…

　　半 導(dǎo)體與電子產(chǎn)業(yè)正努力適應(yīng)制程節(jié)點(diǎn)微縮至28奈米以下之后的閘成本(gate cost)上揚(yáng);如下圖所示，在制程微縮同時(shí)，每單位面積的邏輯閘或電晶體數(shù)量持續(xù)增加，其速率高于晶圓片成本增加的速率。在另一方面，當(dāng)制程特征尺寸縮 減時(shí)，晶片系統(tǒng)性與參數(shù)性良率會(huì)降低，帶來(lái)較高的閘成本。

　　在 理想環(huán)境下，每單位面積良率(yield per unit area)會(huì)與特征尺寸的縮減一致，因而帶來(lái)閘成本的下降;不過(guò)現(xiàn)實(shí)情況并非如此，因?yàn)樵絹?lái)越多的疊對(duì)(overlay)等等因素會(huì)影響良率。當(dāng)制程特征 尺寸縮小，也會(huì)帶來(lái)性能提升以及整體功耗的降低，但代價(jià)是更高的閘成本。

　　制程節(jié)點(diǎn)轉(zhuǎn)移至5奈米，需要采用深紫外光(EUV)微影技 術(shù);EU雖然可以減少多重圖形(multiple patterning)步驟以及疊對(duì)問(wèn)題導(dǎo)致的良率損失，晶圓處理成本將會(huì)提升，因此導(dǎo)致閘成本跟著提高。半導(dǎo)體產(chǎn)業(yè)可以采用現(xiàn)有的技術(shù)藍(lán)圖嘗試提高系統(tǒng) 與參數(shù)良率，或者是評(píng)估其他的技術(shù)選項(xiàng)。

　　180奈米(0.18微米)晶圓代工市場(chǎng)的需求量仍然很高，而28奈米的12寸晶圓產(chǎn)量在接下來(lái)10~15年將超過(guò)150K WPM;因此，新一代的制程技術(shù)選項(xiàng)可以擁有約20~30年的生命周期。

　　除了FinFET之外的技術(shù)選項(xiàng)是FD-SOI，對(duì)該技術(shù)功能的分析顯示，其性能與功耗等同于甚至超越FinFET;雖然FinFET結(jié)構(gòu)能為數(shù)位設(shè)計(jì)提供優(yōu)勢(shì)，但在高頻以及類比混合訊號(hào)設(shè)計(jì)方面，F(xiàn)inFET架構(gòu)卻有成本與技術(shù)上的劣勢(shì)。

　　相 較于其他制程技術(shù)選項(xiàng)，物聯(lián)網(wǎng)(IoT)與Wi-Fi組合晶片等應(yīng)用，能以FD-SOI達(dá)到最佳實(shí)現(xiàn)。下表是以16/14奈米FinFET與14奈米 FD-SOI晶圓制造成本的比較;分析顯示，14奈米FD-SOI晶圓成本比16/14奈米FinFET低了7.3%，最重要的原因是前者光罩步驟數(shù)較 少，因此也縮短了晶圓廠生產(chǎn)FD-SOI晶圓的周期。

　　雖 然晶圓成本很重要，對(duì)使用者來(lái)說(shuō)還有一個(gè)更重要的因素是閘成本;這些成本的比較如下表所示。閘成本是基于晶圓成本、晶片尺寸、產(chǎn)品良率的組合，假設(shè) FinFET與FD-SOI兩種制程技術(shù)生產(chǎn)的晶片尺寸相當(dāng)，14奈米FD-SOI的閘成本比16/14奈米FinFET低了16.6%，而晶圓廠指標(biāo) (wafer fab metrics)也相當(dāng)。這顯示了FD-SOI頗具競(jìng)爭(zhēng)力的優(yōu)勢(shì)。

　　此外FinFET制程與FD-SOI制程產(chǎn)品的性能也差不多，F(xiàn)D-SOI的功耗則因?yàn)槭褂梅雌珘?back biasing)與閾值電壓(threshold voltage)而低于FinFET;反偏壓是在FD-SOI環(huán)境中達(dá)成性能與功耗權(quán)衡的關(guān)鍵因素。

　　FD-SOI可望微縮至7奈米節(jié)點(diǎn)

　　ARM 發(fā)表過(guò)一篇分析報(bào)告，指出Globalfoundries的22奈米FD-SOI技術(shù)，能讓很多設(shè)計(jì)在性能與功耗方面與14LPP制程媲美;而期望14奈 米FD-SOI能擁有更低的成本，并有效因應(yīng)許多正嘗試以10奈米或7奈米FinFET制程實(shí)現(xiàn)之設(shè)計(jì)的性能與功耗問(wèn)題。

　　此外，法國(guó)研究機(jī)構(gòu)CEA-Leti已經(jīng)分析過(guò)了將FD-SOI制程微縮至7奈米的潛力，其結(jié)果如下圖所示;能微縮至7奈米，意味著FD-SOI可以擁有超過(guò)30年的生命周期，特別是針對(duì)物聯(lián)網(wǎng)以及其他低功耗混合訊號(hào)設(shè)計(jì)。

　　Globalfoundries 已經(jīng)建立了22奈米FD-SOI晶圓產(chǎn)能，并證實(shí)在數(shù)位、混合訊號(hào)與RF功能性方面表現(xiàn)優(yōu)異;三星電子(Samsung Electronics)建立了28奈米FD-SOI產(chǎn)能，采用該制程實(shí)作的設(shè)計(jì)數(shù)量正快速增加;意法半導(dǎo)體(STMicroelectronics)也 有28奈米FD-SOI產(chǎn)能，而且是第一家能顯示該制程超越28奈米高介電金屬閘極(HKMG)塊狀CMOS制程的競(jìng)爭(zhēng)力。

　　對(duì)于14奈米FinFET技術(shù)的采用者來(lái)說(shuō)，轉(zhuǎn)移至14奈米FD-SOI制程可取得明顯的好處;制程轉(zhuǎn)移成本應(yīng)該不高，因?yàn)楹蠖沃瞥?BEOL)可以是相同的。雖然新的程式庫(kù)與IP還需要開(kāi)發(fā)以及認(rèn)證，14奈米FD-SOI制程的生命周期應(yīng)該有20~30年。

　　FD- SOI是FinFET與三閘極電晶體架構(gòu)(Tri-Gate)的互補(bǔ)技術(shù);對(duì)半導(dǎo)體產(chǎn)業(yè)來(lái)說(shuō)很重要的是，最佳技術(shù)應(yīng)該是針對(duì)關(guān)鍵應(yīng)用，而非讓晶圓供應(yīng)商聚 焦于最大化FinFET結(jié)構(gòu)的財(cái)務(wù)優(yōu)勢(shì)。在法國(guó)南部以非常少量專業(yè)技術(shù)崛起的FD-SOI，現(xiàn)在已是具備全球市場(chǎng)能見(jiàn)度的高利潤(rùn)技術(shù)，半導(dǎo)體業(yè)者應(yīng)該考慮 快速轉(zhuǎn)移至該制程以體驗(yàn)其優(yōu)勢(shì)。