嵌入式高速圖像數(shù)據(jù)采集板設(shè)計(jì)方案

本文提出了一種基于FPGA+ARM的高速數(shù)據(jù)采集板的設(shè)計(jì)方案。該方案采用FPGA完成高速數(shù)據(jù)采集，通過ARM對(duì)FPGA進(jìn)行控制管理。利用 DMA技術(shù)實(shí)現(xiàn)了FPGA與ARM之間的數(shù)據(jù)采集接口設(shè)計(jì)方案，并實(shí)現(xiàn)了Linux操作系統(tǒng)下FPGA設(shè)備的中斷處理程序的開發(fā)。并通過設(shè)計(jì)千兆以太網(wǎng)接口實(shí)現(xiàn)了圖像數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程傳輸。

1.概述

隨著圖像處理技術(shù)的快速發(fā)展，圖像采集處理系統(tǒng)在提高工業(yè)生產(chǎn)自動(dòng)化程度中的應(yīng)用越來越廣泛。本文結(jié)合實(shí)際系統(tǒng)中的前端圖像處理和圖像數(shù)據(jù)傳輸?shù)男枰浞掷肁RM的靈活性和FPGA的并行性的特點(diǎn)，設(shè)計(jì)了一種基于ARM+FPGA的高速圖像數(shù)據(jù)采集傳輸系統(tǒng)。所選用的ARM體系結(jié)構(gòu)是32位嵌入式RISC微處理器結(jié)構(gòu)，該微處理器擁有豐富的指令集且編程靈活;而FPGA則在速度和并行運(yùn)算方面有很大優(yōu)勢，適合圖像處理的實(shí)時(shí)性要求;并且通過千兆以太網(wǎng)接口實(shí)現(xiàn)了采集板與上位機(jī)之間圖像數(shù)據(jù)的高速遠(yuǎn)程傳輸。

2.硬件設(shè)計(jì)方案

2.1 系統(tǒng)總體設(shè)計(jì)

本設(shè)計(jì)采用的ARM芯片為三星公司的S3C2440A、FPGA芯片為Xilinx公司生產(chǎn)的Spartan系列的S3C500E芯片，系統(tǒng)組成還包括千兆以太網(wǎng)控制芯片AX88180、千兆PHY芯片88E1111、存儲(chǔ)器、嵌入式Linux、網(wǎng)絡(luò)驅(qū)動(dòng)程序等(如圖1所示)。

本設(shè)計(jì)的主控芯片S3C2440A是基于ARM920T核的16/32位RISC微處理器，采用了0.13um的CMOS標(biāo)準(zhǔn)宏單元和存儲(chǔ)器單元，運(yùn)行頻率高達(dá)500MHz.ARM920T 實(shí)現(xiàn)了MMU，AMBA BUS和Harvard高速緩沖體系結(jié)構(gòu)構(gòu)。這一結(jié)構(gòu)具有獨(dú)立的16KB指令Cache和16KB數(shù)據(jù)Cache.每個(gè)都是由具有8字長的行組成。通過提供一套完整的通用系統(tǒng)外設(shè)，S3C2440A減少整體系統(tǒng)成本和無需配置額外的組件。它主要面向手持設(shè)備以及高性價(jià)比、低功耗的應(yīng)用，具有非常豐富的片上資源。

FPGA芯片S3C500E主要用于圖像傳感器的控制、圖像數(shù)據(jù)的緩存及外圍芯片時(shí)序的產(chǎn)生。它通過控制A/D實(shí)現(xiàn)數(shù)據(jù)采集，并保存至SRAM，對(duì)ARM的讀寫信號(hào)進(jìn)行譯碼以將目標(biāo)數(shù)據(jù)讀回ARM并傳到上位機(jī)。

ARM芯片S3C2440A負(fù)責(zé)整個(gè)系統(tǒng)的控制，它通過讀寫總線上的地址來進(jìn)行指令和數(shù)據(jù)的傳輸以控制FPGA的所有動(dòng)作[1-2].嵌入式Linux內(nèi)核負(fù)責(zé)系統(tǒng)任務(wù)的管理并集成TCP/IP協(xié)議，方便實(shí)現(xiàn)網(wǎng)絡(luò)控制功能。

S3C2440A與AX88180以總線方式連接，是通信控制的主體。S3C2440A通過網(wǎng)絡(luò)驅(qū)動(dòng)程序?qū)崿F(xiàn)對(duì)AX88180內(nèi)部寄存器編程，以及對(duì)以太網(wǎng)數(shù)據(jù)的發(fā)送和接收，從而完成網(wǎng)絡(luò)與系統(tǒng)之間的數(shù)據(jù)傳輸。

AX88180與88E1111之間采用RGMII接口方式互連，負(fù)責(zé)數(shù)據(jù)傳送底層協(xié)議的實(shí)現(xiàn)。

2.2 數(shù)據(jù)采集接口設(shè)計(jì)

系統(tǒng)設(shè)計(jì)的難點(diǎn)在于數(shù)據(jù)采集接口的設(shè)計(jì)，它是數(shù)據(jù)傳輸?shù)耐ǖ?，同時(shí)也是連接系統(tǒng)前后端的橋梁。本系統(tǒng)采用S3C2440A和S3C500E配合共同實(shí)現(xiàn)數(shù)據(jù)的高速采集。

直接內(nèi)存存取(DMA)作為一種獨(dú)立于CPU的后臺(tái)批量數(shù)據(jù)傳輸技術(shù)，以其快速、高效的特點(diǎn)在數(shù)據(jù)采集領(lǐng)域得到了廣泛的應(yīng)用。本設(shè)計(jì)中，S3C2440A采用外部DMA方式采集FPGA內(nèi)部存儲(chǔ)數(shù)據(jù)，其接口信號(hào)連接如圖2所示。

接口設(shè)計(jì)的FPGA部分主要包括異步FIFO模塊、復(fù)位模塊和數(shù)據(jù)緩沖模塊組成.異步FIFO模塊主要解決圖像輸出數(shù)據(jù)頻率和數(shù)據(jù)采集的頻率不匹配的問題，系統(tǒng)采用的異步FIFO寬度為8bits，深度為2048.復(fù)位模塊在控制信號(hào)的作用下實(shí)現(xiàn)對(duì)系統(tǒng)的FIFO的復(fù)位控制。

系統(tǒng)采用DMA通道0采集圖像數(shù)據(jù)。

其中，DREQ0和DACK0分別為DMA的請(qǐng)求和應(yīng)答信號(hào)。FPGA的空信號(hào)EMPTY與DREQ0相連，讀請(qǐng)求RDREQ與DACK0相連。 FPGA寫時(shí)鐘由圖像輸出位同步信號(hào)提供，讀時(shí)鐘由S3C2440A的時(shí)鐘輸出引腳CLKOUT0提供。CLKOUT0根據(jù)S3C2440A內(nèi)部寄存器的設(shè)置可以輸出幾種不同的時(shí)鐘頻率。FIFO的讀操作與ARM的DMA操作配合進(jìn)行。系統(tǒng)采用單服務(wù)命令模式的DMA操作，每次傳輸一個(gè)字節(jié)數(shù)據(jù)位。當(dāng) DREQ0信號(hào)變?yōu)榈碗娖綍r(shí)DMA操作開始，每次傳輸一個(gè)字節(jié)后產(chǎn)生一個(gè)DACK0應(yīng)答信號(hào)，而且只要DREQ0為低電平DMA操作就繼續(xù)進(jìn)行，直到 DMA控制寄存器中的計(jì)數(shù)器為0，產(chǎn)生DMA中斷。根據(jù)上述時(shí)序特點(diǎn)，將FIFO的空信號(hào)作為DMA的請(qǐng)求信號(hào)DREQ0.當(dāng)圖像輸出的數(shù)據(jù)寫入FIFO 中時(shí)，空信號(hào)跳變?yōu)榈碗娖絾?dòng)DMA操作，同時(shí)以DACK0信號(hào)作為FIFO的讀請(qǐng)求。每次DMA操作后產(chǎn)生的應(yīng)答信號(hào)DACK0使FIFO內(nèi)部的讀指針前移1位指向下次要讀出的數(shù)據(jù)。F-RESET和H-RESET分別控制FPGA內(nèi)的幀同步復(fù)位和行同步復(fù)位，保證系統(tǒng)在每幀信號(hào)到來時(shí)開始工作，同時(shí)每采集完一行信號(hào)復(fù)位FIFO.FIFO輸出數(shù)據(jù)經(jīng)過以nGCS4為選通信號(hào)的BUFFER后接到ARM的數(shù)據(jù)總線上。nGCS4是S3C2440A存儲(chǔ)空間中BANK4的片選信號(hào)，當(dāng)S3C2440A對(duì)地址范圍0×20000000~0×28000000的存儲(chǔ)空間進(jìn)行讀寫操作時(shí)為低電平，其余時(shí)間為高電平，NGCS4作為緩沖模塊的選通信號(hào)可以有效地避免數(shù)據(jù)總線的污染。

2.3 網(wǎng)絡(luò)傳輸接口設(shè)計(jì)

本設(shè)計(jì)采用的以太網(wǎng)控制器為臺(tái)灣亞信公司推出的一款Non-PCI千兆以太網(wǎng)控制芯片AX88180.其內(nèi)置1000Mbps以太網(wǎng)媒體存取控制器(MAC);它可以十分方便地實(shí)現(xiàn)與一般16/32位微處理器連接，并且可以像SRAM一樣被訪問;它有40KBytesSRAM網(wǎng)絡(luò)封包緩存器。它符合 IEEE802.3/IEEE802.3u/IEEE802.3ab協(xié)議，可廣泛應(yīng)用于各種消費(fèi)電子和家庭網(wǎng)絡(luò)市場或要求更高的網(wǎng)絡(luò)帶寬連接，如數(shù)字媒體、家用網(wǎng)關(guān)及IP電視等。

嵌入式芯片S3C2440A、以太網(wǎng)控制器AX88180及物理層芯片88E1111的接口電路圖如圖3所示。

S3C2440A與AX88180之間采用總線方式相連，地址總線A2~A15、數(shù)據(jù)總線D0~D31、讀寫信號(hào)等可以直接連接，AX88180中斷信號(hào)與S3C2440A EINT11相連，AX88180的40M~100M時(shí)鐘信號(hào)由S3C2440A提供，整個(gè)接口電路無需外加電路;AX88180與PHY芯片之間采用簡化千兆比特媒體RGMII接口，信號(hào)對(duì)應(yīng) 相連，負(fù)責(zé)實(shí)現(xiàn)數(shù)據(jù)傳送底層協(xié)議[5].