CMOS電路中ESD保護結(jié)構(gòu)的設(shè)計原理與要求 作者： 時間：2016-09-12 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 4 結(jié)束語ESD保護設(shè)計隨著CMOS工藝水平的提高而越來越困難，ESD保護已經(jīng)不單是輸入腳或輸出腳的ESD保護設(shè)計問題，而是全芯片的靜電防護問題。芯片里每一個I/O電路中都需要建立相應(yīng)的ESD保護電路，此外還要從整個芯片全盤考慮，采用整片(whole-chip)防護結(jié)構(gòu)是一個好的選擇，也能節(jié)省I/OPAD上ESD元件的面積。 上一頁 1 2 下一頁
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