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逐次逼近型 ADC:確保首次轉換有效

作者: 時間:2016-10-16 來源:網絡 收藏

簡介

本文引用地址:http://m.butianyuan.cn/article/201610/307984.htm

最高 18 位分辨率、10 MSPS 采樣速率的逐次逼近型模數轉換器(ADC)可以滿足許多數據采集應用的需求,包括便攜式、工 業(yè)、醫(yī)療和通信應用。本文介紹如何初始化逐次逼近型以實現有效轉換。

逐次逼近型架構

逐次逼近型ADC由4個主要子電路構成:采樣保持放大器(SHA)、 模擬比較器、參考數模轉換器(DAC)和逐次逼近型寄存器(SAR)。 由于 控制著轉換器的運行,因此,逐次逼近型轉換器一般 稱為SAR ADC。

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圖 1 基本架構

在上電和初始化之后,CONVERT 上的一個信號會啟動轉換。 開關閉合,將模擬輸入連接至 SHA,后者獲得輸入電壓。當開 關斷開時,比較器將確定模擬輸入(此時存儲于保持電容)是 大于還是小于 DAC 電壓。開始時,最高有效位(MSB)開啟, 將 DAC 輸出電壓設為中間電平。在比較器輸出建立之后,如 果 DAC 輸出大于模擬輸入,逐次逼近寄存器將關閉 MSB;如 果輸出小于模擬輸入,則會使其保持開啟。下一個最高有效位 會重復這一過程,如果比較器確定 DAC 輸出大于模擬輸入, 則關閉 MSB;如果輸出小于模擬輸入,則會使其保持開啟。 這個二進制搜索過程將持續(xù)下去,直到寄存器中的每一位都測 試完畢為止。結果得到的 DAC 輸入是采樣輸入電壓的數字近 似值,并由在轉換結束時輸出。

轉換代碼相關的因素

本文將討論與有效首次轉換相關的下列因素:

電源順序(AD765x-1)

訪問控制(AD7367)

RESET (AD765x-1/AD7606)

REFIN/REFOUT (AD765x-1)

模擬輸入建立時間(AD7606)

模擬輸入范圍(AD7960)

省電/待機模式(AD760x)

延遲(AD7682/AD7689、AD7766/AD7767)

數字接口時序

電源序列

些采用多個電源的ADC擁有明確的上電序列。AN-932 應用筆 記電源序列列為這些ADC電源的設計提供了良好的參考。應該特別 注意模擬和參考輸入,因為這些一般不得超過模擬電源電壓0.3 V 以上。 因此, AGND – 0.3 V VIN VDD + 0.3 V 且 AGND – 0.3 V VREF VDD + 0.3V。 模擬電源應在模擬輸入或基準電壓之前開啟, 否則,模擬內核可能會以閂鎖狀態(tài)上電。類似地,數字輸入應在 DGND − 0.3 V和VIO + 0.3 V之間。I/O電源必須在接口電路之前 (或與其同時)開啟,否則,這些引腳上的ESD二極管可能變成 正偏,而且數字內核可能以未知狀態(tài)上電。

電源斜坡過程中的數據訪問

在電源穩(wěn)定之前不得訪問ADC,因為這樣可能使其進入未知狀 態(tài)。在圖 2 所示例子中,主機FPGA正在嘗試從AD7367 讀取數 據,而DVCC正在斜升,結果可能使ADC進入未知狀態(tài)。

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圖 2 在 DVCC 斜升過程中讀取數據

通過復位實現 SAR ADC初始化

許多SAR ADC(如AD760x和AD765x-1)在上電后需要通過 RESET來實現初始化。在所有電源都穩(wěn)定之后,應施加一個指定 的RESET脈沖,以確保ADC以預期狀態(tài)啟動,同時使數字邏輯控 制處于默認狀態(tài),并清除轉換數據寄存器。上電時,電壓開始在REFIN/REFOUT 引腳上建立,ADC進入采集模式,同時配置用戶 指定模式。完全上電后,AD760x應看到一個上升沿RESET將其 配置為正常工作模式。RESET高脈沖寬度典型值為50nss。

建立基準電壓

ADC 將模擬輸入電壓轉換成指向基準電壓的數字代碼,因此, 基準電壓必須在首次轉換前穩(wěn)定下來。許多 SAR ADC 都有一 個 REFIN/REFOUT 引腳和一個 REF 或 REFCAP 引腳。外部基 準電壓可能會通過 REFIN/REFOUT 引腳過驅內部基準電壓源, 或者,內部基準電壓源可能會直接驅動緩沖。REFCAP 引腳上的電容會使內部緩沖輸出去耦,而這正是用于轉換的基準電壓 源。圖 3 所示為 AD765x-1 數據手冊中的參考電路示例。

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圖 3 AD765x-1 參考電路

確保 REF 或 REFCAP 上的電壓在首次轉換之前已建立。壓擺 率和建立時間因不同的儲能電容而異,如圖 4 所示。

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圖 4 AD7656-1 REFCAPA/B/C 引腳在不同電容下的電壓斜坡

另外,設計不佳的參考電路可能導致嚴重的轉換錯誤。參考電路 問題最常見的表現是“粘連”代碼,其原因可能是儲能電容的尺 寸和位置、驅動強度不足或者輸入存在大量噪聲。 精密型ADC的基準電壓源設計 計作者:Alan Walsh (模擬對話第47卷第 2期,2013年)詳細討論了SAR ADC的基準電壓源設計。

模擬輸入建立時間

對于多通道、多路復用應用,驅動器放大器和 ADC 的模擬輸 入電路必須使內部電容陣列以 16 位水平(0.00076%)建立滿量 程階躍。不幸的是,放大器數據手冊一般將建立精度指定為 0.1%或 0.01%。指定的建立時間可能與 16 位精度的建立時間 顯著不同,因此選擇驅動器之前應進行驗證。

要特別注意多路復用應用中的建立時間。在多路復用器切換 之后,要確保留出足夠的時間,以便模擬輸入能在轉換開始 之前建立至指定的精度。在配合 AD7606 使用多路復用器時, 應為±10-V輸入范圍留出至少 80 µs的時間,為±5-V范圍留出 至少 88 µs,以便給選定通道足夠的時間來建立至 16 位分辨率。面向精密SAR模數轉換器的前端放大器和RC濾波器設計作者:Alan Walsh(模擬對話 話第 46 卷第 4 期,2012 年)為放 大器的選擇提供了更多細節(jié)。

模擬輸入范圍

確保模擬輸入處于指定的輸入范圍之內,要特別注意指定共模 電壓的差分輸入范圍,如圖 5 所示。

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圖 5 共模電壓下的全差分輸入

例如,AD7960 18位、 5 MSPS SAR ADC的差分輸入范圍為–VREF 至 +VREF, 但折合到地的 VIN+ 和 VIN− −都應該處于–0.1 V至 VREF + 0.1 V的范圍內,且共模電壓應為 VREF/2左右,如表1所示。

表 1 AD7960的模擬輸入規(guī)格

參數

測試條件/ 注釋

最小值

典型值

最大值

單位

電壓范圍

VIN+ − VIN−

−VREF

+VREF

V

工作輸入電壓

VIN+, VIN− to GND

−0.1

VREF + 0.1

V

共模輸入范圍

VREF/ 2 − 0.05

VREF/2

VREF/ 2 + 0.05

V

使 SAR ADC退出關斷或待機模式

為了節(jié)能,有些SAR ADC會在空閑時進入關斷或待機模式。 在首次轉換開始前,要確保ADC退出該低功耗模式。例如, AD7606 系列即提供了兩種節(jié)能模式:完全關斷和待機。這些 模式由GPIO引腳STBY 和RANGE進行控制。

根據圖6所示,當STBY 和RANGE返回高電平時,AD7606從完 全關斷進入正常工作模式,并配置為±10-V的范圍。此時, REGCAPA、REGCAPB和REGCAP引腳上電至數據手冊所述的 正確電壓。在進入待機模式時,上電時間約為 100 μs,但在外 部基準電壓源模式下,這需要大約13 ms。從關斷模式上電時, 經過所需的上電時間后,必須施加RESET信號。數據手冊將上 電與RESET上升沿之間所需時間規(guī)定為 tWAKE-UP SHUTDOWN。

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圖 6 AD7606 初始化時序

帶延遲的 SAR ADC

人們普遍認為,SAR ADC 沒有延遲,但有些 SAR ADC 確實 存在延遲以便更新配置,因此,在經過延遲時間(可能為數個 轉換周期)之前,第一個有效轉換代碼可能未定義。

例如,AD7985 擁有兩種轉換工作模式:turbo和正常。Turbo模 式(支持最快的轉換速率,最高可達2.5 MSPS)不會在轉換間 關斷。turbo模式下的第一次轉換含有無意義的數據,應該予以 忽略。另一方面,在正常模式下,第一次轉換是有意義的。

對于 AD7682/AD7689,上電后的前三個轉換結果未定義,因為 在第二個EOC之前,不會出現有效的配置。因此,需要兩次偽 轉換,如圖 7 所示。

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圖 7 AD7682/AD7689 的通用時序

當在硬件模式下使用 AD765x-1 時,在 BUSY 信號下降沿對 RANGE 引腳的邏輯狀態(tài)進行采樣,以決定下一次同步轉換的 模擬輸入范圍。在有效的 RESET 脈沖之后,AD765x-1 將默認 在±4 × VREF 范圍內工作,無延遲問題。然而,如果 AD765x-1 工作于±2 × VREF 范圍內,則必須利用偽轉換周期在 BUSY的 第一個下降沿選擇范圍。

另外,有些SAR ADC(如AD7766/AD7767過采樣SAR ADC) 有后數字濾波器,結果會導致更多延遲。當將模擬輸入多路復 用至這類ADC時,主機必須等到數字濾波器完全建立后才能獲 得有效轉換結果;經過該建立時間后,方可切換通道。

如表 2 所示,AD7766/AD7767 的延遲為 74 除以輸出數據速率 (74/ODR)的商值。在運行于最高輸出數據速率 128 kHz 時, AD7766/AD7767 支持 1.729 kHz 的多路復用器開關速率。

表 2 AD7766/AD7767的數字濾波器延遲

參數

測試條件/注釋

最小值

典型值

最大值

單位

群延遲

37/ODR

µs

建立時間(延遲)

完全建立

74/ODR

µs

數字接口時序

最后,但同樣重要的是,主機可以通過一些常見的接口選項(如 并行、并行 BYTE、IIC、SPI 和菊花鏈模式下的 SPI)來訪問 SAR ADC 的轉換結果。要得到有效的轉換數據,必須確保遵 循數據手冊中的數字接口時序規(guī)格。

結論

為了獲得 SAR ADC 的第一個有效轉換代碼,務必遵循本文討 論的建議??赡苓€需要其他具體配置支持;請查看目標 SAR ADC 數據手冊或者應用筆記,了解關于第一個轉換周期開始 之前初始化的相關內容。



關鍵詞: 逐次逼近 ADC SAR

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