利用Xilinx Zynq SoC簡化您的“熱”測試

本文介紹一種使用Zynq SoC和賽靈思IP核簡化高速光學(xué)收發(fā)器模塊熱測試的方法。

隨著數(shù)據(jù)中心內(nèi)部光學(xué)收發(fā)器模塊的傳輸速度提高到前所未有的高度，數(shù)據(jù)中心內(nèi)每個機架的溫度也在不斷大幅上升。機架中有多個這種發(fā)熱的高速模塊堆疊在一起，加之有多個機架并排擺放，這樣，溫度倍增。溫度的急劇上升可能會導(dǎo)致超過芯片的熱限制，從而造成災(zāi)難性的芯片故障，繼而對整個數(shù)據(jù)中心系統(tǒng)產(chǎn)生不利影響。因此，工程師在設(shè)計光學(xué)收發(fā)器模塊時必須考慮到熱屬性。設(shè)計人員必須要將注意力集中在熱源上，并嘗試用模塊級甚至機架級的高效冷卻方法對熱源加以控制。

工程師在測試光學(xué)模塊的熱屬性時通常有兩種選擇。他們可以使用復(fù)雜的網(wǎng)絡(luò)數(shù)據(jù)生成器來創(chuàng)建高速(10-Gbps)鏈路，然后對光學(xué)模塊的熱屬性進行測試;或者充分利用具有可調(diào)預(yù)設(shè)電壓和電流的“熱等效”模塊，這樣無需使用真正的高速數(shù)據(jù)即可仿真模擬熱學(xué)條件并評估熱屬性。

這兩種方案都不夠理想。第一種方案需要專業(yè)的高速網(wǎng)絡(luò)數(shù)據(jù)生成器，因此操作起來成本很高;而第二種方法又太抽象。熱等效模塊無法完全反映物理交換行為所引起的溫度變化。

不過，最近我的團隊在愛爾蘭阿爾卡特朗訊貝爾實驗室通過使用賽靈思Zynq®-7000全可編程SoC 平臺和賽靈思IP核完成光學(xué)模塊的熱屬性測試工作，從根本上簡化了這一過程。我們來仔細(xì)了解一下如何成功簡化測試。

預(yù)設(shè)計分析

這種熱測試的基本要求是不斷用10Gbps數(shù)據(jù)激發(fā)XFP光收發(fā)器，同時使用IR攝相頭跟蹤和描述溫度變化特性。

我選擇賽靈思ZC706評估板作為開發(fā)主機，因為主器件——即Zynq-7000 SoC XC7Z045(速度等級-2)上的GTX收發(fā)器可以輕松達(dá)到10Gbps的單線數(shù)據(jù)傳輸速率。Zynq SoC器件包含一個采用ARM®內(nèi)核的處理系統(tǒng)(PS)和一個Kintex®-7FPGA可編程邏輯(PL)架構(gòu)。首先， PL晶片上的資源足以處理10Gbps雙工數(shù)據(jù)傳輸。然后，我們可在日后需要的時候使用PS生成特定用戶數(shù)據(jù)模式。

我們的熱學(xué)團隊將一塊Finisar XFP評估板用作光學(xué)收發(fā)器的外殼。該FDB-1022評估板可作為功能強大的評估主板，能夠很好地評估最先進的10Gbps XFP光學(xué)收發(fā)器。SMA連接器可用于差分?jǐn)?shù)據(jù)輸入和輸出。該評估板經(jīng)配置后可直接通過SMA連接器連接1/64時鐘(即，156.25 MHz = 10 GHz/64)，進而為模塊提供時鐘。

系統(tǒng)設(shè)計

在進行FPGA開發(fā)工作的七年時間里，

圖1 – 所建議的系統(tǒng)的方框圖，包含連接實例。

我發(fā)現(xiàn)盡可能多地使用賽靈思內(nèi)核可以顯著縮短設(shè)計周期。在本設(shè)計中，我采取了相同的策略，并從集成式誤碼率測試器(IBERT)內(nèi)核開始著手。您可利用該內(nèi)核進行數(shù)據(jù)模式的生成和驗證，從而評估Zynq SoC上的GTX收發(fā)器。然后，為了對設(shè)計正確布線，我創(chuàng)建了一個基于混合模式時鐘管理器(MMCM)內(nèi)核的相位對齊時鐘分布單元，可同時對FPGA架構(gòu)上的GTX收發(fā)器和XFP評估板上的光學(xué)收發(fā)器提供時鐘。圖1為系統(tǒng)方框圖。

針對該設(shè)計項目，我使用了賽靈思的老式工具ISE®設(shè)計套件，并分三步完成這項工作。

第一步，使用CORE Generator™工具創(chuàng)建IBERT內(nèi)核。這里提供了一些針對該IBERT 7系列GTX(ChipScope™ Pro)IBERT內(nèi)核的關(guān)鍵設(shè)置。在我的設(shè)計中，IBERT系統(tǒng)時鐘來自開發(fā)板上的外部時鐘源，即200MHz差分時鐘，P引腳位置= H9，N引腳位置= G9。GTX時鐘模式獨立于QUAD 111;并且我將線路速率設(shè)置為最大速率= 10Gbps。我把GTX的參考時鐘設(shè)置為

Refclk = 156.25 MHz，且Refclk時鐘源= MGTREFCLK1 111。

第二步，我使用CORE Generator創(chuàng)建了一個MMCM內(nèi)核。首先必須正確設(shè)置該工具的時鐘向?qū)?。為此，我將時鐘特性設(shè)置為頻率綜合和相位對齊。輸入時鐘必須與開發(fā)板上的系統(tǒng)時鐘相同 (即200MHz)。我還將目標(biāo)派生時鐘設(shè)置為156.25MHz，占空比設(shè)置為50%。我使用兩個額外信號(RESET和LOCKED)來控制和指明MMCM內(nèi)核。

圖2 – ChipScope Pro屏幕截圖

第三步，用賽靈思工具對所有元素進行集成。在本項目中，我使用的是ISE設(shè)計套件14.4。以后我打算改用Vivado®設(shè)計套件，以便最大程度地提高芯片性能。

我首先在ISE中創(chuàng)建一個新的項目，然后將IBERT內(nèi)核文件夾(example_ibert_gtx.vhd、ib- ert_gtx _top.ucf、ibert_core. ngc和icon_zynq.ngc)移動到ISE項目中。然后，從MMCM內(nèi)核文件夾(步驟2)將mmcm_core. vhd添加到ISE項目。再然后，將example_ibert_gtx.vhd用作頂層模塊，對mmcm_core進行實例化，并將三個新信號(CLK_ OUTPUT_P、CLK_OUTPUT_N和LED_REFCLK)添加到設(shè)計中，隨后在ibert_gtx_top.ucf中進行相應(yīng)的引腳分配。

系統(tǒng)測試

在生成.bit文件后，F(xiàn)PGA設(shè)計就可隨時用于仿真具有10Gbps鏈路的XFP光學(xué)收發(fā)器。我把兩塊開發(fā)板連接起來(如圖1所示)，然后打開ChipScope Pro分析器，用新建的.bit文件配置器件。接下來，雙擊IBERT控制板，會彈出一個新的圖形用戶界面(如圖2所示)。我們可以使用該界面對預(yù)定義的數(shù)據(jù)模式進行優(yōu)化，例如Clk 2x (1010….)，以及偽隨機二進制序列(PRBS)，進而徹底評估光學(xué)收發(fā)器的熱性能。

通過將賽靈思內(nèi)核與ZC706評估板結(jié)合起來使用，即可輕松構(gòu)建用以評估高速光學(xué)收發(fā)器的測試平臺。在本設(shè)計中，我們展示了對單個XFP模塊的評估。不過，您可以直接應(yīng)用這種設(shè)計方法來快速構(gòu)建一個用來測試多個光學(xué)收發(fā)器模塊的邏輯內(nèi)核。