一種抗干擾GPS智能天線系統(tǒng)的設計

近年來，在導航、制導、精密測量、精密授時方面，GPS得到了非常廣泛的應用。但大多數(shù)情況下，接收機依賴于衛(wèi)星發(fā)射的射頻信號來工作，GPS接收信號功率低，因此易受射頻干擾的影響，這些射頻干擾可能是寬帶的、窄帶的、無意的或有意的。很多學者針對該問題進行研究，提出許多方法，其中智能天線技術具有較強的抗干擾能力，已成為新一代GPS抗干擾發(fā)展方向之一。本文在已有的GPS接收機基礎上，以改善接收機接收有用信號信噪比、提高抗干擾性能為主要目標，提出一種基于智能天線技術的GPS抗干擾系統(tǒng)，并進行硬件實現(xiàn)。

2 智能天線原理

智能天線的基本原理是依據(jù)接收準則自動的調(diào)節(jié)天線陣元的幅度和相位加權，以達到最好的接收效果。圖1是智能天線系統(tǒng)框圖，信號s(t)經(jīng)天線接收，然后與權矢量w相乘，以調(diào)整各通道接收信號的相位和幅度，最后對加權信號后的信號求和，得到陣列輸出y(t)，其中信號s(t)和權矢量w是復數(shù)。

圖1 智能天線系統(tǒng)原理

智能天線陣元排列方式有多種，主要有線陣、方陣、圓陣等。本系統(tǒng)采用了圓陣。圓陣是指M個相同的全向陣元在半徑為R的圓周上等間隔排列的天線陣，如圖2所示。

圖2 圓形天線陣示意圖

陣列的第m個陣元與第0個陣元的角度為

.設信號入射和第0個陣元的夾角為，如果以圓心作為相位參考基準，則在某時刻圓心和第m個陣元接收到的信號的復包絡之間的相位差為

(1)

則來自的信號響應可寫成：

(2)

其中為包含波達方向角信息的權值分量，且，為使最大則有

(3)

可通過調(diào)整復權值w的相位以滿足該條件，從而形成相應方向的波束。這種圓形波束形成天線可以在范圍形成任意方向的波束，這是線陣無法是實現(xiàn)的，所以本系統(tǒng)采用了圓陣天線。

3 系統(tǒng)設計分析

本系統(tǒng)開發(fā)時在自行設計的天線陣、射頻前端、上變頻器以及已有的GPS接收機基礎上，根據(jù)軟件無線電的思想，重點設計了高速AD采集部分，多波束形成器，以及數(shù)字上變頻器部分，在前端將中頻信號數(shù)字化，之后經(jīng)數(shù)字下變頻至基帶，在基帶對信號完成數(shù)字波束賦形和幅相加權，然后對基帶數(shù)據(jù)進行數(shù)字正交調(diào)制，最后數(shù)字上變頻至中頻信號轉(zhuǎn)成模擬信號，輸出到混頻器接GPS接收機。本節(jié)從以下幾個方面分別介紹：

3.1 高速AD采集設計

對于一個采集系統(tǒng)而言，首先根據(jù)輸入中頻決定采用過采樣(over-converter)還是欠采樣(under- converter)。所謂過采樣，指依據(jù)奈奎斯特(Nyquist)定理，輸入信號x(t)的頻帶在(0,fH)內(nèi)，只要采樣速率fS

2fH，那么就能從采樣信號中恢復原信號x(t)。所謂欠采樣技術就是對于帶通信號(頻率范圍：fL2fH/K≤fS≤(2fH)/(K-1)其中K為整數(shù)，2≤K≤fH/(fH-fL)且fH-fL≤fL，此時信號頻譜不會發(fā)生混疊。這對于減小運算量很有好處。

根據(jù)理論上的ADC的信噪比SNR計算公式：SNR=6.02N+1.7dB+10log10(fS/2fB)可知：抽樣速率每增加一倍，信噪比大約可提高3dB。因此，采樣速率應盡量高一些。結合本系統(tǒng)的中頻頻率為70MHz，信號帶寬2MHz，我們采用了AD公司的AD9248，采樣頻率為40MHz，對于中頻載波是欠采樣，對于信號是過采樣。

AD9248是ADI公司推出的14位雙通道數(shù)模轉(zhuǎn)換芯片，速度可達65MSPS，每通道功耗僅300 mW，內(nèi)置兩個采樣保持放大器和一個基準源，采用一個多級的帶有輸出錯誤糾正邏輯的差分流水線結構，從而提供14位高精度的量化輸出，其奈奎斯特頻率的信噪比(SNR)高達71.6dBc。該芯片將高速率、高分辨率和小封裝的獨特結合，與單通道AD相比，能夠節(jié)省多達40%的印制電路板(PCB)面積，因此非常適合本系統(tǒng)高速多通道ADC的應用。

3.2 數(shù)字下變頻及基帶數(shù)據(jù)與權值的復乘

中頻信號經(jīng)AD數(shù)字化后，需將中頻信號搬移至基帶得到I、Q數(shù)據(jù)，然后進行抽取，濾波完成信號提取。因此，數(shù)字下變頻器由本地振蕩器(NCO)、混頻器、抽取濾波器和低通濾波器組成，如圖3所示。

圖3 數(shù)字下變頻器在本系統(tǒng)中這些功能由第一級的兩片FPGA(超大規(guī)模可編程邏輯電路)來完成，每片F(xiàn)PGA控制AD采集四路數(shù)據(jù)，然后與70MHz數(shù)字混頻，經(jīng)數(shù)字低通濾波一路作為第二級FPGA的輸入，另一路10倍抽取后送入存儲單元，作為DSP形成權值樣本。

由于下變頻得到的基帶數(shù)據(jù)為復數(shù)，而權值也是復數(shù)，所以基帶數(shù)據(jù)與權值的相乘為復乘。復乘實際上由4個實數(shù)乘和2個復數(shù)加組成。根據(jù)系統(tǒng)設計要求，系統(tǒng)有8路數(shù)據(jù)，數(shù)據(jù)時鐘為40MHz，在這么短時間里既要完成復乘又要完成數(shù)據(jù)的輸入輸出還要實現(xiàn)和其他單元的通信，對于DSP很難實現(xiàn)實時處理，考慮到多路，故這部分功能也采用FPGA實現(xiàn)，其將第一級產(chǎn)生的8路32位數(shù)字信號進行復乘相加，其結果作為上變頻器的輸入。本系統(tǒng)FPGA采用ALTERA公司的StratixII EP2S90，其具有90960個等效邏輯元件(LE)，內(nèi)嵌高速DSP模塊(最快能達到370MHz)，實現(xiàn)了專門的乘法、乘加運算及有限脈沖響應(FIR)濾波器，且內(nèi)部集成有4.5Mbit的RAM，支持高速外部存儲器，與第一代StratixI相比，StratixII器件的邏輯密度是前者的2倍，速度也快了50%。由于在其內(nèi)部八個模塊可并行執(zhí)行，因此保證了系統(tǒng)高速運行。

3.3 權值計算

權值的計算是GPS抗干擾智能天線算法的核心。本系統(tǒng)的權值由DSP完成自適應算法得到。因自適應算法的運算量很大，系統(tǒng)又要求較高的精度，因此我們選用了TI公司TMS32C6711 DSP[5]。這是一款高性能的浮點DSP，主頻為150MHz。該處理器具有以下特點：⑴32個32位字長的通用寄存器以及8個獨立的功能單元：4個浮點/定點ALU, 2個定點ALU以及2個浮點/定點乘法器，在單指令周期下最多可同時執(zhí)行8條32位指令，利于算法并行實現(xiàn);⑵該器件內(nèi)部集成8k字節(jié)的程序與數(shù)據(jù)緩存L1以及64K字節(jié)的L2緩存，可實現(xiàn)多變量的緩存;⑶該器件提供16個獨立通道的增強型DMA 控制器，以后臺方式進行數(shù)據(jù)存取，有利于CPU集中于算法運算;⑷一個32位的外部存儲器接口(EMIF)，可實現(xiàn)總線方式對采樣數(shù)據(jù)以及權值數(shù)據(jù)的讀寫;⑸一個16位的主機端口及兩個多通道緩沖串行端口(McBSP)，用于控制外圍器件;⑹其開發(fā)環(huán)境CCS2.2具有高效的C編譯器，且有免費庫文件調(diào)用，可用C語言開發(fā)高效算法。

3.4 數(shù)字上變頻至中頻

由于要將得到的加權值還原成原來中頻射頻信號再進入GPS接收機，所以FPGA加權完之后需將基帶信號正交調(diào)制到中頻載波上去，在數(shù)字域完成調(diào)制和混頻。本系統(tǒng)采用數(shù)字上變頻器AD9857來完成該功能。AD9857是Analog Devices公司一種單片混合信號的14位積分數(shù)字上變頻器，采樣速率為200MSPS，集成時鐘倍頻、14位DAC、數(shù)字濾波器、直接數(shù)字頻率合成器(DDS)、用戶可編程等功能，可產(chǎn)生直流到80MHz的數(shù)字輸出和80dB窄帶的無雜散信號動態(tài)范圍，可通過SPI口與DSP通信。

3.5 USB測試通道

為監(jiān)測系統(tǒng)中各模塊數(shù)據(jù)是否正確，本系統(tǒng)中特別設計了USB測試通道，采用了Cypress公司的USB2.0接口單片機CY7C68013芯片，可通過總線將各模塊數(shù)據(jù)讀出高速送至計算機端軟件，便于系統(tǒng)的分步調(diào)試分析。分析了以上各問題后，我們基于DSP技術、FPGA技術、USB技術、軟件無線電技術設計了一個GPS智能天線接收系統(tǒng)。

4 基于FPGA+DSP的GPS智能天線系統(tǒng)

GPS智能天線接收系統(tǒng)如圖4所示，它由八路接收天線、射頻模塊，高速AD、多波束形成器、數(shù)字上變頻器構成以及通用GPS接收機組成。天線陣每個天線單元接受下來的射頻信號，經(jīng)射頻模塊混頻，得到模擬中頻信號，經(jīng)AD9248采樣，在第一級FPGA中完成數(shù)字下變頻、抽取、濾波后得到16位的I、Q基帶數(shù)據(jù)與DSP送入的權值相乘送入第二級FPGA，在第二級FPGA中完成八路數(shù)據(jù)的加權，得到的加權數(shù)據(jù)取14bit后，由AD9857內(nèi)插濾波正交調(diào)制后經(jīng)其內(nèi)部DA變成模擬中頻信號，送后端混頻器接GPS接收機進行解算，同時計算機端還可通過USB2.0接口申請各模塊數(shù)據(jù)，通過計算機端進行分析調(diào)試。

圖4 系統(tǒng)硬件框圖

權值的計算由DSP完成。首先DSP向FPGA在內(nèi)置雙口RAM中緩存512個原始數(shù)據(jù)，存滿后FPGA通知DSP讀出進行算法運算，DSP運算完后再將權值寫回FPGA的權值控制寄存器，然后再請求數(shù)據(jù)，依次循環(huán)。此外DSP還通過SPI方式與AD9857進行通信，設置AD9857的初始寄存器狀態(tài)，控制其輸出上變頻后的模擬中頻信號。根據(jù)系統(tǒng)模型，設計的硬件平臺如圖5所示，采用了18層FR4結構的PCB。

圖5 硬件平臺實物圖

5 結論

本文給出了GPS智能天線系統(tǒng)的原理以及系統(tǒng)結構，在分析了各模塊的基礎上進行了系統(tǒng)設計，實現(xiàn)了基于DSP技術、FPGA技術、USB技術、軟件無線電技術的硬件平臺。本系統(tǒng)在FPGA中完成數(shù)字下變頻并通過總線方式與DSP進行通信，相對于基帶采樣的GPS接收機結構采用了更少的硬件元件，保留了天線獲得的各個陣列信號所包含的全部信息，同時將大部分的功能通過軟件編程的方法實現(xiàn)，增加了系統(tǒng)處理的靈活性和可重復性。目前，本系統(tǒng)已調(diào)試通過，并在該平臺上實現(xiàn)了自行提出的一種新型RLS算法，取得了良好的效果。