VHDL的QPSK調(diào)制解調(diào)技術(shù)系統(tǒng)的設(shè)計(jì)與仿真

QPSK調(diào)制技術(shù)在數(shù)字通信調(diào)制技術(shù)中占有非常重要的地位，將通信技術(shù)與FPGA結(jié)合是現(xiàn)代通信技術(shù)發(fā)展的一個必然趨勢。QPSK技術(shù)具有抗干擾性能強(qiáng)、誤碼性能好、頻譜利用率高等優(yōu)點(diǎn)，目前廣泛應(yīng)用于數(shù)字通信、數(shù)字視頻廣播、數(shù)字衛(wèi)星廣播等領(lǐng)域。文中詳細(xì)介紹了QPSK技術(shù)的工作原理，完成QPSK調(diào)制、解調(diào)的系統(tǒng)設(shè)計(jì)方案，并通過VHDL語言編寫調(diào)制解調(diào)程序，通過QuartusⅡ軟件對模塊和程序進(jìn)行仿真，并通過引腳鎖定，下載到FPGA芯片EP1K30TC144-3中，軟件仿真和硬件驗(yàn)證結(jié)果表明了該設(shè)計(jì)的正確性和可行性。

1 基于FPGA的QPSK調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)

四進(jìn)制絕對移相鍵控(QPSK或4PSK)利用載波的四種不同相位來表示數(shù)字信息。由于每一種載波相位代表兩個比特信息，因此每個四進(jìn)制碼元可用兩個二進(jìn)制碼元的組合來表示(常被稱為雙比特碼元)，一般用格雷碼排列。調(diào)制解調(diào)的實(shí)現(xiàn)原理框圖如圖1所示。由圖1可知，電路主要由分頻器和四選一開關(guān)等組成，分頻器對外部時鐘信號進(jìn)行分頻和計(jì)數(shù)，并輸出4路頻率相同而相位不同的相干數(shù)字載波信號;晶振及分頻、移相電路分別送出調(diào)相所需的4種不同相位的載波，按照串/并變換器輸出雙比特碼元的不同，邏輯選相電路輸出相應(yīng)相位的載波。四選一開關(guān)是在基帶信號的控制下，對4路載波信號進(jìn)行選通，輸出數(shù)字QPSK信號。但這還不是真正的QPSK信號，需要在FPGA器件外部加一個D/A變換器，將輸出轉(zhuǎn)換為模擬信號。

由于QPSK信號可以看作兩個載波正交2PSK信號的合成。對QPSK信號的解調(diào)可以采用與2PSK信號類似的解調(diào)方法進(jìn)行解調(diào)，一般情況下采用相干解調(diào)，得到較好的解調(diào)效果。2 QPSK數(shù)字調(diào)制器仿真

QPSK信號產(chǎn)生的兩種方法有相位選擇法和正交調(diào)制法，在該設(shè)計(jì)中我們采用相位選擇法，具體關(guān)系如表1所示。

輸入時鐘信號clk及使能信號start，當(dāng)start為高電平時才進(jìn)行QPSK調(diào)制，輸入基帶信號進(jìn)行串/并變換?；鶐盘杧由一路信號變?yōu)閮陕凡⑿行盘枺儞Q后分別為a信號和b信號，則ab信號構(gòu)成兩位并行信號yy，變換后的yy值如表1所示。時鐘信號進(jìn)入八分頻計(jì)數(shù)器q進(jìn)行分頻得到4種不同相位的載波。載波相位為45°、135°、225°、315°的4種載波。四選一開關(guān)根據(jù)信號yy值，選擇載波對應(yīng)相位進(jìn)行輸出，可得到已調(diào)信號Y。如表1所示，當(dāng)yy值為“0”，選擇輸出對應(yīng)的載波f3；當(dāng)yy值為“01”，選擇輸出對應(yīng)的載波f2；當(dāng)yy值為“10”，選擇輸出3對應(yīng)的載波f1;當(dāng)yy值為“11”，選擇輸出對應(yīng)的載波fo，即最終選擇輸出的載波波形就構(gòu)成調(diào)制信號Y。當(dāng)start為高電平時，進(jìn)行調(diào)制，當(dāng)輸入的基帶信號為1011 00 01 10 11 10 00 00 00，仿真結(jié)果如圖2所示，選擇相位分別為315°，45°，225°，135°，315°，45°，315°，225°，225°，225°。QPSK調(diào)制結(jié)構(gòu)體的VHDL程序如下：

3 QPSK數(shù)字解調(diào)器仿真

根據(jù)解調(diào)原理，MPSK解調(diào)電路的VHDL模型如圖1所示，輸入時鐘信號clk及使能信號start，當(dāng)start為高電平時才進(jìn)行MPSK解調(diào)，輸入已調(diào)信號x，設(shè)輸入相位為225°，315°，45°，225°，135°，315°，45°，315°，225°，225°，225°，315°的載波波形，將一個信號周期分成4份，高電平權(quán)值分別為0，0、0、0.低電平權(quán)值分別1、1、2、3，如表2所示。

由圖1可知，當(dāng)調(diào)制信號x為低電平時，譯碼器1根據(jù)計(jì)數(shù)器q值。送入加法器XX相應(yīng)的數(shù)據(jù)。經(jīng)過反復(fù)的運(yùn)算后，當(dāng)q值為0和1時，加法器xx再將運(yùn)算結(jié)果送到寄存器。譯碼器2根據(jù)yy數(shù)據(jù)通過譯碼，輸出2位并行信號YYY。如表2所示，中間信號yy與YYY的關(guān)系為：5對應(yīng)“00”;3對應(yīng)“01”；2對應(yīng)“10”，4對應(yīng)“11”。并行信號YYY進(jìn)行并/串轉(zhuǎn)換后得到Y(jié)值。最終實(shí)現(xiàn)了相位為225°的載波，對應(yīng)輸出Y值為“00”相位為135°的載波，對應(yīng)輸出Y值為“01”;相位為315°的載波，對應(yīng)輸出Y值為“10”；相位為45°的載波，對應(yīng)輸出Y值為“11”。sta rt信號為高電平時開始解調(diào)信號，輸出結(jié)果(y)為0010 11 00 01 10 11 10 00 00 00 10，仿真結(jié)果如圖3所示。

4 結(jié)束語

本文基于VHDL方式實(shí)現(xiàn)了QPSK數(shù)字調(diào)制解調(diào)電路的設(shè)計(jì)，通過QuartusII軟件建模對程序進(jìn)行仿真，并通過引腳鎖定，下載到FPGA芯片EP1K30TC144—3中，軟件仿真和硬件驗(yàn)證結(jié)果表明了該設(shè)計(jì)的正確性和可行性，對比傳統(tǒng)的電路設(shè)計(jì)有著明顯的優(yōu)點(diǎn)，簡化設(shè)計(jì)，降低硬件電路的復(fù)雜性，并由于采用FPGA芯片，提高了設(shè)計(jì)的靈活性和可移植性，減小硬件設(shè)計(jì)的復(fù)雜性，便于移植維護(hù)和升級的特點(diǎn)。如為了防止相位模糊現(xiàn)象，采用差分編碼，采用QDPSK調(diào)制解調(diào)系統(tǒng)，只需更改軟件程序即可。