一款集成HUB的USB設(shè)備控制器的設(shè)計

根據(jù)USB規(guī)范，USB系統(tǒng)的拓?fù)浣Y(jié)構(gòu)呈金字塔狀，集線器（HUB）是金字塔中不可或缺的部件，是主機(jī)與設(shè)備之間建立連接的橋梁。根據(jù)USB2.0規(guī)范，全速USB HUB可以連接低速、全速和高速下行設(shè)備（高速設(shè)備降為全速運(yùn)行）。

本文提出一款基于6502 MCU的通用的帶HUB的全速USB設(shè)備控制器的體系結(jié)構(gòu)，并完成整個芯片的設(shè)計。這款芯片可以用來開發(fā)帶HUB的全速USB設(shè)備、全速USB設(shè)備和全速USB HUB。

1 系統(tǒng)設(shè)計

常見的USB設(shè)備控制器的功能結(jié)構(gòu)框圖圖1所示。收發(fā)器用于實現(xiàn)牧師層的USB規(guī)范，它包含一個接收器和一個發(fā)送器，接收器用于接收和判決總線D+、D-的信號，發(fā)送器用于驅(qū)動D+、D-的信號。串行接口引擎(SIE)主要用于解析協(xié)議層的USB規(guī)范，如時鐘提取、NRZI編碼/解碼、比特填充/抽取、CRC校驗、PID檢測/產(chǎn)生、串并/并串轉(zhuǎn)換等。功能控制器主要用于處理功能層的USB規(guī)范。緩沖區(qū)是功能控制器與SIE互相通信的橋梁，通常SIE把總線上接收到的數(shù)據(jù)存放在緩沖區(qū)中，供功能控制器讀取并解析；同時，功能控制器又會把需要發(fā)送的數(shù)據(jù)存放在緩沖區(qū)中，供SIE讀取并發(fā)送。

集成HUB的USB設(shè)備控制器又稱為復(fù)合設(shè)備控制器，它在本質(zhì)上是兩個USB設(shè)備，在系統(tǒng)中擁有兩個不同的設(shè)備地址。因為USB是分時復(fù)用的串行總線，在正常情況下，任何時候主機(jī)都只能與系統(tǒng)中的某一個設(shè)備進(jìn)行通信，所以復(fù)合設(shè)備控制器也可以把設(shè)備控制器和HUB控制器的很多部件合二為一，分時復(fù)用。

本文提出的集成HUB的全速USB設(shè)備控制器的設(shè)計方案如圖2所示。該控制器支持一個上行端口和四個下行端口，并實現(xiàn)了USB鍵盤的功能。SIE主要負(fù)責(zé)物理層和協(xié)議層的協(xié)議解析，MCU主要負(fù)責(zé)設(shè)備層的協(xié)議解析，緩沖區(qū)是SIE和MCU之間通信的橋梁，SIE把接收到的數(shù)據(jù)包存放在緩沖區(qū)中供MCU讀取，MCU把需要發(fā)送的數(shù)據(jù)存放在緩沖區(qū)中供SIE讀取。數(shù)據(jù)轉(zhuǎn)發(fā)功能主要由HUB轉(zhuǎn)發(fā)器實現(xiàn)。

2 SIE設(shè)計

在USB HUB內(nèi)部需要有一個全速SIE用來處理USB規(guī)范第八章規(guī)定的大部分協(xié)議，它的主要功能包括：

·包的識別與組織；

·時鐘與數(shù)據(jù)分離；

·NRZI編碼和解碼；

·比特填充和提?。?/p>

·CRC校驗碼的識別和產(chǎn)生；

·地址檢測；

·PID檢測和產(chǎn)生；

·串/并轉(zhuǎn)換和并/串轉(zhuǎn)換。

在設(shè)計SIE的時候，根據(jù)它的功能又將其分成幾個不同的模塊，如圖3所示。PHY模塊主要完成數(shù)據(jù)的串/并轉(zhuǎn)換和并/串轉(zhuǎn)換、比特填充和提取、NRZI編碼和解碼、時鐘與數(shù)據(jù)的分離等功能，此模塊內(nèi)部數(shù)據(jù)主要以串行狀態(tài)存在。PL模塊負(fù)責(zé)數(shù)據(jù)包的解析與組織、PID檢測和產(chǎn)生、CRC檢驗碼的識別和產(chǎn)生、地址檢測等功能。FUNCTION模塊完成SIE與MCU的接口邏輯功能。

3 轉(zhuǎn)發(fā)器設(shè)計

轉(zhuǎn)發(fā)器是HUB實現(xiàn)數(shù)據(jù)轉(zhuǎn)發(fā)功能的核心模塊。轉(zhuǎn)發(fā)器實現(xiàn)的功能主要有：數(shù)據(jù)轉(zhuǎn)發(fā)、幀同步、掛起喚醒處理、總線沖突檢測與解決、往低速下行端口發(fā)送Keep-alive等。

在設(shè)計轉(zhuǎn)發(fā)器的時候，根據(jù)數(shù)據(jù)的流向?qū)D(zhuǎn)發(fā)器進(jìn)行了進(jìn)一步的模塊細(xì)分，如圖4所示。hub_up模塊負(fù)責(zé)接收來自上行端口的信號，并檢測出SOP和EOP；同時轉(zhuǎn)發(fā)來自內(nèi)部端口和下行端口的信號。hub_up模塊包含四個子模塊，支持四個下行端口，負(fù)責(zé)接收來自下行端口的信號，并檢測出SOP和EOP；同時往下行設(shè)備轉(zhuǎn)發(fā)合法的下行數(shù)據(jù)。rpt_engine模塊中有一個重要的連接狀態(tài)機(jī)，其狀態(tài)轉(zhuǎn)換如圖5所示，它以數(shù)據(jù)包為單位控制上行端口和下行端口之間的連接的建立和拆除，同時控制集線器正確地掛起和喚醒。

圖6、7

在圖5所示的連接狀態(tài)機(jī)中，狀態(tài)跳轉(zhuǎn)主要通過SOP（包開始）和EOP（包結(jié)束）信號實現(xiàn)，所以SOP和EOP信號直接影響狀態(tài)機(jī)的正確跳轉(zhuǎn)，從而影響了轉(zhuǎn)發(fā)器的穩(wěn)定性。檢測SOP信號時要考慮兩個重要的因素：首先，SOP信號要產(chǎn)生得盡可能快，從而可以較快地打開數(shù)據(jù)通道，減小數(shù)據(jù)流駛 SYNC的損失；其次，檢測與本地時鐘異步的數(shù)據(jù)流而產(chǎn)生的SOP信號要與本地時鐘同步，否則會使寄存器建立時間和保持時間得不到滿足。檢測EOP信號時也要考慮兩個因素：首先，要排除長度不夠的SEO的干擾和SEO狀態(tài)向J狀態(tài)跳變的抖動干擾；其次，EOP信號也要與本地時鐘時步。

全速HUB的上行端口始終是一個全速連接，但是它的下行端口可能是全速連接也可能是低速連接。低速數(shù)據(jù)經(jīng)過上行端口時，雖然它的速率是低速的，但是它的極性卻是全速的。全速數(shù)據(jù)的極性與低速數(shù)據(jù)的極性是相反的，所以轉(zhuǎn)發(fā)低速數(shù)據(jù)時需要先對數(shù)據(jù)的極性進(jìn)行轉(zhuǎn)換。HUB在轉(zhuǎn)發(fā)數(shù)據(jù)的時候需要遵循以下原則：來自上行端口的低速數(shù)據(jù)廣播給所有處于允許狀態(tài)的下行設(shè)備（包括全速設(shè)備和低速設(shè)備）；來自上行端口的全速數(shù)據(jù)轉(zhuǎn)發(fā)給所有處于允許狀態(tài)的全速下行設(shè)備。

4 固件設(shè)計

本文提出的USB設(shè)備控制器是一個軟硬件結(jié)合的系統(tǒng)，即整個系統(tǒng)由MCU、SIE、轉(zhuǎn)發(fā)器等硬件和運(yùn)行于MCU中的固件組成。

系統(tǒng)的設(shè)計原則是：凡是固件能夠完成的任務(wù)盡量由固件來實現(xiàn)，硬件的主要工作是對協(xié)議層的解析，解析完之后會設(shè)置某些控制寄存器，有時會產(chǎn)生中斷，固件通過查詢這些寄存器執(zhí)行相應(yīng)的操作。

為了驗證整個系統(tǒng)，通過編寫固件實現(xiàn)集成HUB的USB鍵盤的功能。

5 對于異步信號的處理

USB屬于異步總線，本地時鐘和主機(jī)時鐘是由兩個不同的晶振產(chǎn)生的，所以SIE必須采用適當(dāng)?shù)姆椒▽崿F(xiàn)位同步。一個典型的位同步方法就是采用一種特定結(jié)構(gòu)的數(shù)字鎖相環(huán)[1]。其原理是：分別用本地48MHz時鐘的正負(fù)沿采樣接收到的12MHz的位接收時鐘（它的有效沿位于12MHz數(shù)據(jù)流每個比特位的中間），然后用新產(chǎn)生的時鐘去采樣12MHz的數(shù)據(jù)流從而實現(xiàn)位同步。

整個系統(tǒng)中采用的是異步復(fù)位。異步復(fù)位的好處是可以保證系統(tǒng)在初始狀態(tài)時處于已知的狀態(tài)，對于有三態(tài)總線的系統(tǒng)來說，這是非常重要的[2]。異步復(fù)位的處理非常重要，關(guān)系到系統(tǒng)的穩(wěn)定性。對于異步復(fù)位信號來說，重要的不是什么時候復(fù)位而是什么時候復(fù)位結(jié)束，異步復(fù)位有兩個關(guān)鍵的參數(shù)恢復(fù)時間和遷移時間，如圖6所示[3]。如果以上兩個參數(shù)不滿足，就會產(chǎn)生亞穩(wěn)態(tài)[4]。為了解決這個問題，設(shè)計了如圖7所示復(fù)位電路。

在該電路中，復(fù)位的產(chǎn)生是不受時鐘控制的，但復(fù)位結(jié)束是受時鐘控制的。之所以要用兩個極聯(lián)的觸發(fā)器，是為了避免第一級觸發(fā)器有可能產(chǎn)生的亞穩(wěn)態(tài)傳給整個芯片的復(fù)位信號reset。在這個電路中不存在恢復(fù)時間的問題，因為復(fù)位結(jié)束肯定在時鐘沿的后面。遷移時間的問題，因為復(fù)位結(jié)束肯定在時鐘沿的后面。遷移時間的問題也可以解決，只要Tclk_q(clock to Q)+Tpd(復(fù)位信號的傳輸延時)>Trem（觸發(fā)器的遷移時間）即可。對于上電復(fù)位來說還要進(jìn)行進(jìn)一步的處理，要保證復(fù)位時間足夠長，因為電源穩(wěn)定需要一定的時間。

6 設(shè)備的低功耗設(shè)計

對于USB設(shè)備來說，當(dāng)總線上超過3ms沒有總線活動時，設(shè)備就要自動進(jìn)入休眠狀態(tài)，此時從總線上獲得的電流不能超過500μA[5]。為了滿足此要求，設(shè)計了如圖8所示的設(shè)備喚醒和休眠電路。

圖10

當(dāng)設(shè)備需要休眠時，給出一個sleep信號控制晶體振蕩器（OSC）停止振蕩，整個設(shè)備進(jìn)入節(jié)電模式。對于CMOS電路來說，時鐘停止振蕩以后所消耗的功率極小，當(dāng)有總線活動時，收發(fā)器會產(chǎn)生總線活動標(biāo)志信號wakeup,wakeup信號首先控制振蕩器重新開始振蕩，然后和clkDelay信號一塊控制設(shè)備的時鐘（Clock）,晶振穩(wěn)定后則輸出時鐘信號。復(fù)位時不對時鐘信號進(jìn)行控制。

7 FPGA實現(xiàn)和系統(tǒng)驗證

系統(tǒng)進(jìn)行實現(xiàn)和驗證時，串行接口引擎和轉(zhuǎn)發(fā)器采用Verilog進(jìn)行RTL描述，然后采用Xilinx公司的XC2S200PQ208 FPGA實現(xiàn)。緩沖區(qū)和RAM由FPGA內(nèi)部集成的RAM實現(xiàn)，收發(fā)器采用Philips公司的PDIUSBP11A，MCU采用MICETEK公司的65C02仿真器。

整個系統(tǒng)經(jīng)驗證后，工作正常，內(nèi)置鍵盤可以正常工作，在下行端口插入低速USB設(shè)備和全速USB設(shè)備都可以工作。圖9是用立肯科技公司的USBMobile測試儀對FPGA系統(tǒng)進(jìn)行測試的結(jié)果的一部分。